JPH04197018A - ディジタル演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電力系統ディジタル制御保護装置に係り、特
に、電力系統の系統周波数に応じて入力信号をサンプリ
ングし、ディジタルフィルタ処理する方式及びその回路
構成に関する。

〔従来の技術〕

従来のディジタル制御保護装置は、日立評論ＶｏＬ、６
１　、　Ｎα１１に示されるように入力信号を非同期に
６００　Ｈｚ又は７２０　Ｈｚのサンプリング周波数（
電気角３０°）でサンプリングを行ない、まず入力信号
の周波数を求め、この周波数を用いて周波数補正演算を
行い、保護演算に必要な電圧の実効値などを求めていた
。

周波数の演算アルゴリズムとしては、まず交流の入力信
号を一定周期に連続的にサンプリングし、その極性が零
点近傍のデータが直線的に変化することを利用していて
る。また、演算精度を高めるため、立上り及び立下り時
のサンプリングデータから、中間のデータを求めて、周
波数を求めている。

電圧等の実効値を求めるために、上記のようにして求め
た周波数を用い、実効値演算式に代入するようにして演
算していた。

また、入力フィルタは、ＲＣアクティブフィルタにて構
成し、フィルタリング後にＡ／Ｄ変換していた。

〔発明が解決しようとする課題〕

上記従来技術は、電力系統からの系統信号を６００Ｈｚ
または７２０Ｈｚでサンプリングし、近似的に周波数を
求め、この周波数に基づき、複雑な補正演算を必要とし
ていた。そのため、演算量が多くなるために、多くの演
算ユニットを追加せざるを得なく、装置の大規模化、信
頼度低下。

消費電力の増大、コストの上昇などの問題があり、精度
的にも限界があった。

さらに、上記従来技術は入力フィルタをＲＣアクティブ
フィルタにて構成していたため、（１）素子のバラツキ
、温度特性及び経年変化による特性劣化が生じる。

（２）調整作業等の工程が多く、コスト高となる。

などの問題があった。

また、入力フィルタによりフィルタリング後、Ａ／Ｄ変
換しているため、Ａ／Ｄ変換の誤差がそのまま、演算（
例えば電圧検出など）に影響を与えるため、おのずから
、精度的にも限界があった。

本発明の目的は、ＲＣアクティブフィルタで構成してい
た従来の入力フィルタを、ディジタルシグナルプロセッ
サ（ＤＳＰ）を用いてディジタル化すると共に、従来の
サンプリング周波数より高い周波数でサンプリングする
ことにより、入力フィルタの高精度化を図ることにある
。

さらに、ディジタルフィルタのサンプリング周波数を入
力信号の周波数に応じて、変化させて、常に入力信号が
中心周波数になるようにフィルタ特性を変更させること
により、従来の複雑な周波数補正演算を不要にし、演算
アルゴリズムをシンプルにすることにある。

本発明の他の目的は、高速サンプリングしてディジタル
フィルタリングするユニットと演算周期が異なる演算処
理ユニットとを高精度に同期させる手法を提供すること
にある。

さらに、本発明の他の目的は、上記した入力信号に応じ
たサンプリング信号の異常を点検する手法を提供するこ
とにある。

〔課題を解決するための手段〕

上記目的を達成するために、 （１）従来より高速に入力データをサンプリングしてＡ
／Ｄ変換し、変換後にＤＳＰにより、ディジタルフィル
タリングするアナログ入力ユニットを構成する。

（２）　（１）のサンプリング信号は入力信号の周波数
に応じて同じ割合いで変化させて、上記（１）のアナロ
グ入力ユニットに印加する。

以上により、入力信号の周波数が多少変動しても、フィ
ルタ特性の中心周波数が変動することにより、常に入力
信号に対するフィルタ出力の振幅を同一にできる。すな
わち、入力信号の大きさを正確に求めることができる。

また、上記他の目的を達成するために、６００Ｈｚまた
は７２０Ｈｚの周期で演算を行う演算ユニットに対し、
上記演算周期のｎ倍（ｎは整数）でディジタルフィルタ
リングし、ディジタルフィルタ演算出力を間引いてデー
タを送出するようにする。

さらに、本発明の他の目的を達成するために、ディジタ
ルフィルタ演算を行う、アナログ入力ユニットに発信回
路を備え、外部からのサンプリング信号がなくなった場
合、自らのユニット内の発信回路のクロック信号を用い
る。このときの周波数は、外部からのサンプリング周波
数のｌ　／　ｍ倍（ｍは整数ｍ＝２．３・・・）とし、
このサンプリング信号により入力信号が零になるように
あらかじめフィルタの係数を設定する。常時、この入力
信号に対するフィルタ出力と入力信号との比を監視する
ことにより達成される。

〔作用〕

上記のように構成されたディジタル演算処理装置によれ
ば、入力データはまず、Ａ／Ｄ変換されその後ディジタ
ルシグナルプロセッサによりディジタルフィルタ演算に
よるフィルタ処理がなされることになる。このフィルタ
処理は予め設定されたフィルタ係数に基づきサンプリン
グ周期ごとに繰返しなされる。上記サンプリング周期は
入力信号周波数に応じて変化させるため、フィルタ特性
が例えば常に入力信号を中心周波数となるように変化す
る。すなわち、中心周波数の振幅を１．０Ｐ、Ｕ　とす
ると、入力信号の周波数が多少変動しても、フィルタ出
力は常に入力信号成分に関しては１．０Ｐ、Ｕとなる。

従って、入力信号の大きさを求める場合、入力信号の周
波数変動にかかわらず、高精度に求めることができる。

また、前記アナログ入力ユニットではディジタルフィル
タ演算の演算周期を、他の演算ユニットの演算周期の１
　／　ｎ倍（ｎは整数であり２，３・・・）に高速化し
、アナログ入力ユニットにてフィルタ出力データを１　
／　ｎに間引いて送出すると共に、割込み信号を送出す
る。このようにすることにより、完全に同期化が図れる
。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明を適用したディジタル演算処理装置のア
ナログ入力ユニットを示したものである。

第１図において、入力ユニットＩＡは電力系統から入力
するアナログ状態量データ（ｉｎ工、ｉｎ２・・・１ｎ
Ｎ）を取込み、ディジタル量に変換した後、ディジタル
演算により、フィルタ処理を行い、演算結果を出力する
機能を有するユニットである。

ＩＢに示すユニットは、アナログ状態量データ（ｌ　ｎ
ｘ＋　ｌ　ｎｚ・・・１ｎＮ）を取込み１周波数を検出
し、該周波数に応じた信号Ｓｐを発生するユニットであ
る。

次に、入力ユニットＩＡの内部の構成について説明する
。

１　ａ□、１　ａ２−１　ａＮは入力信号Ｃ１ｎ　ｚ　
ｐ　ｌ　ｎ　２・・・１ｎｓ）に重畳された高調波を除
去するローパスフィルタ（ＬＰＦ）である。ＬＰＦは、
主としてサンプリングの折返し成分による誤差を防止す
る。

１　ｂ、、１ｂ２−１　ｂＮはそれぞれ各ＬＰＦ　（ｌ
ａｌ。

ｌａ２・・・１ａＮ）の出力を同時刻にサンプリングし
ホールドするサンプルアンドホールド回路（Ｓ／Ｈ）で
ある。Ｓ／Ｈは１ｋに示すタイミング制御回路から発生
するサンプリング指令信号５ｓｙＨにより動作する。

１ｃはサンプルホールドしているデータを切換え信号（
Ｓ　Ｍｐｘｌ・・・ＳＭｐｘｎ）により順次切換えるマ
ルチプレクサ（ＭＰＸ）である。

１ｄはアナログ状態量データ（”ｎｘ＋　ｉｎｚ・・・
１ｎＮ）をディジタルデータＣＸｘ　ｔ　Ｘ２　・−Ｘ
ｓ）に変換するアナログ／ディジタル変換器（Ａ／Ｄ）
である。

Ａ／Ｄはタイミング制御回路からのＡ／Ｄ変換指令信号
Ｓ＾７ＤによりＡ／Ｄ変換動作を開始する。

１ｅは上記Ａ／Ｄ側及び１ｊのローカルバス側の双方向
のポートを有するデュアルポートメモリ（ＲＡＭＩ）で
ある。このＲＡＭは書込み信号Ｓ＾７ＤによりＡ／Ｄ変
換データを記憶する。

１ｆはディジタルシグナルプロセッサ（Ｄｉｇｉｔａｌ
Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ　：　Ｄ　Ｓ　Ｐ　
）であり、乗算機能等を有し高速演算が可能なプロセッ
サである。詳細な説明は後で述べることにする。

１ｇは上記ＤＳＰの命令語（インストラクション）を格
絡するメモリ（ＲＯＭ）である。

１ｈはＩＱのシステムバス側及び１ｊのローカルバス側
の双方向のボートを有するデュアルポートメモリ（ＲＡ
Ｍ２）である。

１１は、ＩＱのシステムバスとのインタフェース回路で
ある。

また、ＩＱのシステムバスには、プロセッサを有した演
算ユニット及びメモリユニット等が容易に接続できる。

第２図は、第１図の１ｋにて示したタイミング制御回路
のブロック図である。

第２図において、２ａは発振回路、２ｂ及び２ｃはカウ
ンタ１及びカウンタ２．２ｄはデコーダである。

以下に、第２図に示したブロックの動作について説明す
る。

まず、２ａの発振回路では固定の周波数に発振させ、さ
らに発振周波数を分周させる。一般には、水晶振動子を
用いる。

カウンタ１及びカウンタ２のクロック入力端子Ｃには上
記発振回路２ａの出力を印加する。また。

カウンタ１の出力信号（キャリー信号）をカウンタ２の
カウントイネーブル端子Ｅに印加する。

このような構成により、同期式カウンタを構成する。

さらに、カウンタ１及びカウンタ２の出力信号（２”に
分周した出力）並びに上記発振回路２ａの出力をデコー
ダ２ｄに入力する。デコーダ２ｄは入力信号をデコード
して各種の制御信号（ＳＳ／ＨＩＳ　Ｍｐｘｘ〜Ｓ　Ｍ
ｐｘｎ　ｒ　Ｓ＾１０ｔ　ＳＲＡＭ、　５ＤＳＰ）を出
力する。

このようなデコーダは、プログラマブルロジックデバイ
ス（ＰＬＤ）などにより、容易に構成できる。

次に外部周期信号Ｓｐをカウンタ１及びカウンタ２のク
リア端子ＣＬＲに印加する。この外周同期信号Ｓｐは第
１図ＩＢに示した周波数検出及びパルス発生部より印加
するものである。

信号Ｓｐを入力すると、カウンタ１及びカウンタ２は全
ての初期状態となり、出力信号は全てクリアされ、デコ
ーダ２ｄの出力も初期状態になる。

従って、外部同期信号Ｓｐにより、デコーダ２ｄの出力
信号（Ｓ／Ｈ，ＤＳＰ割込み信号）の周期を可変にする
ことができる。

第３図は、第１図に示したアナログ入力ユニットＩＡの
動作を示すタイミング波形例である。

１にのタイミング制御回路は内蔵した発振回路２ａの出
力ＣＬＫ　（第３図（ａ）ＣＬＫ）に基づき動作するも
のである。

以下、第３図を用いて第１図及び第２図の回路の動作を
説明する。

まず、（ｂ）に示す同期信号Ｓｐ　を印加する。

この場合“Ｌ　ｎがアクティブとする。ｓｐの周波数は
ｆｓ（＝１／Ｔ）であり、電力系統の系統周波数に対し
、次式の関係がある。

ｆｓ＝に−ｆ。　　　　　　　　　　　　”・（１）ｋ
＝１．２−＝Ｍ、ｆｏ　：系統周波数７Ｍ：整数第２図
の２ｂ及び２ｃに示したカウンタｌ及び２の出力は、第
３図（ｃ）〜（ｇ）に示すように上記同期信号Ｓｐが１
１　Ｌ　ＩＩになった直後、全て、クリアされＩＩ　Ｌ
　ＩＩとなり、最初からカウントアツプする。カウンタ
出力は前段の出力を２″倍（ｎは１．２・・Ｍ整数）に
分周するものである。

第２図の２ｄは、上記ＣＬＫ及びカウンタ出力（ｃ）〜
（ｇ）を入力し、（ｈ）〜（Ｑ）の各種制御信号を作る
。

例えば、（ｉ）のＳ／Ｈ指令信号は、以下の条件式が成
立すればアクティブ（”Ｌ”）になる。

Ｓ　Ｓ／Ｈ＝カウンタ出カドカウンタ出力２・カウンタ
出力３・カウンタ出力４ ・カウンタ出力５　　　　　　　・・・（２）同様にし
て、（ｈ）〜（Ｑ）の制御信号を作ることができるのは
、容易に理解できるものである。

第１図の１ｂ工〜１に＋＋のＳ／Ｈは（ｉ）のＳ／Ｈ指
令信号により、同時刻にサンプリングし、この値をホー
ルドする。

第１図のＩＣのＭＰＸは、（ｅ）〜（ｇ）のカウンタ出
力により、（ｈ）に示すごとく、１チヤンネル〜Ｎチヤ
ンネル（この例ではＮ＝８）のＳ／Ｈ出力を順次切換え
る。

第１図の１ｄは、ＭＰＸにより切換えられた各チャネル
の信号を入力とし、（ｊ）に示すＡ／Ｄ指令によりＡ／
Ｄ変換を開始し、１ｅに示すＲＡＭＩに出力する。

第１図の１ｅのＲＡＭＩは、（ｋ）に示すＲＡＭ書込み
信号より上記Ａ／Ｄ変換出力データを格納される。

第１図の１ｆのＤＳＰは、（Ω）に示すＤＳＰ割込み信
号により、所期の割込み処理に従い、演算を行う。この
際に、１ｇに示したＲＯＭに記憶した命令語により処理
する。また、ここで示したＲＯＭ以外に、ＤＳＰ内部に
ＲＯＭを持たせることにより同様に実現できる。

ＤＳＰの処理例を第３図（ｍ）に示す。まず、ｔ−１時
刻にサンプリングしたデータを入力し。

ディジタルフィルタ演算を行い、フィルタ圧力を、第１
図１ｈに示すＲＡＭ２に出力する。

以上示した動作を、周期Ｔごと繰返すことにより、後で
詳細に示すが、ディジタルフィルタが実現でき、入力信
号に重畳した高調波を減衰できる。

また、このディジタルイルタのサンプリング周期は、同
期信号Ｓｐにより、系統周波数に応じて変化するため、
フィルタ特性（しゃ断層波数）もこれに合わせて変化す
る。

次に、第１図１ｆに示したＤＳＰについて詳細に説明す
る。

第４図にＤＳＰの詳細図を示す。図示のように、外部メ
モリのアドレス指定を行うアドレスレジスタ４ａ、パラ
レル・ポートとして使用するデータレジスタ４ｂ、デー
タＲＡＭ４ｃ、ｍビット×ｍビットの高速並列乗算器４
ｄ、インストラクション用ＲＯＭ４ｅ、加減算等を行う
ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ　Ｌｏｇｉｃ　Ｕｎｉｔ
）　４　ｆ　、アキュムレータ等のレジスタ４　ｇ　を
外部との制御信号（ａ、ｂ及びＣなど）の割込み等をコ
ントロールする制御回路４ｈ、ＤＳＰ内の内部バス４ｊ
を含んで構成されている。

前記乗算器４ｄはインストラクションサイクルの間に入
力信号Ａ、Ｈの内容を乗算し、その結果Ｃを内部バス４
１に出力するものである。なお、ＤＳＰは周知のように
、１インストラクシヨンサイクルの間に積和演算が可能
であること、パイプライン処理が可能であることなどに
より、固定及び浮動小数点データの高速な数値演算を実
現できることを特徴とする。これにより、多入力点数に
係る入力データを実時間でフィルタリング可能とするも
のである。この恵沢用のプロセッサでは処理速度が遅い
ので適用できない。

次にディジタルフィルタについて詳細に説明する。

第５図は、ディジタルフィルタの代表的なブロック概念
構成を示す。第５図の（ａ）はＩＩＲ形（Ｉｎｆｉｎｉ
ｔｅ−ｅｘｔｅｎｔ　Ｉｍｐｕｌｓｅ　Ｒｅ５ｐｏｎｓ
ｅ）フィルタ、（ｂ）はＦＩＲ形（Ｆｉｎｉｔｅ　ｅｘ
ｔｅｎｔ　ＩｍｐｕｌｓｅＲｅｓｐｏｎｓｅ）フィルタ
である。

同図（、）において、Ｘイは入力信号符号５ａは各係数
ブロックであり、Ｋはゲイン係数、ＡｌｐＡ２．Ｂ１お
よびＢ２はフィルタ係数である。符号５ｂは遅延ブロッ
クであり、信号Ｗイを周期Ｔの１時刻分遅延するブロッ
ク（Ｗｎ−、）と同様に２時刻分遅延するブロック（Ｗ
、２）がある。符号５ｃは加算ブロック、Ｙｎはフィル
タ出力データである。図から判るように、図の構成にお
いて、フィルタ係数を調整することにより、次式（５）
、　（６）。

（７）、　（８）、　（９）に示す各種のフィルタを実
現できる。

なお、Ｈ（ｚ　）は伝達関数である。

同図を演算式で表わすと次式のようになる。

Ｗｎ＝Ｋ　−Ｘｎ＋Ｂ、−Ｗ、、十Ｂ　ｚ　・Ｗｎ−２
−（３）Ｙｎ＝Ｗｒｌ＋Ａ工・Ｗｎ−□＋Ａ２・Ｗ　ｎ
　−２’・・（４）Ｋニゲイン係数 Ａ１．Ａ２．Ｂ工、Ｂ２：フィルタ係数Ｘｎ　：入力デ
ータ Ｙｎ　：出力データ Ｗ、１　：Ｗｎの１時刻遅延データ Ｗ、、：Ｗｎの２時刻遅延データ く伝達関数〉 （ローパスフィルタ） ・・・（５） （バンドパスフィルタ） ・・（６） （バイパスフィルタ） ・・（７） （ノツチフィルタ） ここで、ｒ＝２・ｃｏｓ２πｆａ・Ｔ Ｔ　：サンプリング周期 ｆｏ　：阻止周波数 （オールパスフィルタ） 第５図（ｂ）において、Ｘ′。は入力データをＹ　Ｉ、
は出力データを示す。符号５ｄは遅延ブロックであり、
Ｘ″ｎ−１は前述と同様に１時刻分遅延するブロック、
Ｘ　Ｉ　ｎ−２は２時刻分遅延するブロックを示す。符
号５ｅはフィルタ係数ブロックであり、各フィルタ係数
Ａ’、、　Ａ’□、八゛２が設定される。

符号５ｆは加算ブロックである。同図を演算式で示すと
次式（１０）で表わせる。

Ｙ’、＝Ａ’ｏ−Ｘ’、＋Ａ’□−Ｘ’ｎ−１＋Ａ″２
’Ｘ’ｎ−１１・・・（１０） 上述したように、ＤＳＰを用いたディジタルフィルタ手
段により入力信号のフィルタ処理を行なう構成とし、予
め設定されたフィルタ係数に基づきサンプリング周期Ｔ
ごとに繰返して行なうようにしていることから、入力点
数に応じて時分割によりフィルタ処理をソフト的に行わ
せることができ、人力点数の増減、特性の変更、プリン
ト基板の標準化に対応することが可能である。

また、アナログフィルタを用いずにフィルタ処理できる
ことから、前述した素子の初期値偏差。

周囲温度による素子値の変動、経年変化による素子の劣
化などの要因が全くなく、高精度化、無調整化が達成で
きる。

また、外付の点検回路が不要で、内部のソフトウェアで
対応可能であるから、製作工程を大幅短縮でき、メンテ
ナンスも不要となり、保護リレー装置の高精度化、低コ
スス化等のメリットが非常に大きい。

以上述べたように、入力フィルタのディジタル化による
効果は非常に大きい。

さらに、ディジタルフィルタは以下に述べるような特長
も有している。バンドパスフィルタを例にとって説明す
る。

バンドパスフィルタの中心周波数ｆ０は次式で示すこと
ができる。

Ｂ工、Ｂ２・・・フィルタ係数 Ｔ　　・・サンプリング周期 すなわち、（１１）式より明らかなように、中心周波数
ｆ、は先に述べた外部同期信号Ｓｐの周波数（ｆｓ＝１
／Ｔ）に比例して変化することが容易に理解できる。

従って、電力系統の系統周波数に応じて上記外部同期信
号Ｓｐを変化させ九ば、フィルタの特性から、常に系統
周波数がバンドパスフィルタの中心周波数にすることが
できる。いわば、アダプティブなディジタルフィルタが
構成できるわけである。（フィルタ係数は固定とする。

） 次に、具体的に図面を用いて説明する。

第６図は入力信号波形例及びバンドパスフィルタのゲイ
ン特性例を示す。

まず、第６図に於いて（ａ）は、入力信号周波数がｆｏ
の場合の信号波形及びフィルタ特性を示す。フィルタ特
性により、入力信号周波数ｆ０　のゲインはＡとなる。

（ｂ）及び（ｃ）はそれぞれ入力信号周波数がｆ、’　
（＜ｆ、）の場合、及びｆ、’　（＞ｆ、）の場合の入
力信号波形例及びフィルタ特性例を示している。

（１１）式及び第６図から明らかなように、入力信号周
波数が変化しても、入力信号周波数のゲインはＡとなる
。

次に、本発明の別の実施例について説明する。

第７図は、第１図の１ｋに示したタイミング制御回路の
ブロック構成図である。７ａ及び７ｂはカウンタ１及び
カウンタ２であり、第２図２ｂ及び２ｃと同一である。

また、７ｃはデコード回路であり、第２図２ｄと同一で
ある。

第７図の回路と第２図の回路との相違点は、第７図の回
路は１発振回路を持たず、原クロックとなる信号を外部
から同期信号として取込みタイミング制御することにあ
る。すなわち、外部同期信号Ｓｐ’　　は、電力系統に
同期した信号であり、先に述べた外部同期信号Ｓｐより
周波数が高いものである。

従って、第７図の回路では、全ての制御信号（全ての出
力）が外部同期信号Ｓｐ’　　に応じて変化するもので
ある。

第８図は、第７図に示した回路のタイミング波形例を示
すものである。各制御信号の機能は第３図に示した信号
と同じである。

まず、を時刻の同期信号Ｓｐ’　　の周期はｔｓｐであ
る。

従って、図示のごとくサンプリング周期はＴである。

次に、ｔ＋１時刻の同期信号Ｓｐ’　　の周期はｔｓｐ
’であり、ｔｓｐより短い。従って、サンプリング周期
はＴ′となると共に、各制御信号の周期も一様に短くな
る。

この方法の特長は、原クロックが変化するため、サンプ
リング周期的に全てのチャネルの入力データがＡ／Ｄ変
換でき、かつディジタルフィルタ処理ができることであ
る。

従って、この方法においても、第２図に示した回路と同
様に、サンプリング周波数を電力系統周波数に応じて、
変化させることができるため、電力系統の周波数を常に
ディジタルフィルタの中心周波数に合わせることができ
る。

次に第９図を用いて本発明を適用した応用実施例（ディ
ジタル演算処理装置）について説明する。

第９図において、ＬＡ、ＩＢ及びＩＱは第１図にて示し
たアナログ入力ユニット、周波数検出・パルス発生ユニ
ット及びシステムバスである。

９ａはシステム全体のデータ転送管理、バスアービトレ
ーション及び割込み制御を行うシステムコントロールユ
ニットである。９ｂは、９ｃに示す操作パネルとのイン
タフェースを図るためのマンマシンインタフェースユニ
ット、９ｄは演算出力及び設定値（ディジタル）入力を
行うディジタルＩ１０ユニットである。９ｅ工〜９ｅ＋
は、演算処理を行うディジタル演算処理ユニットである
。

各ユニットは全てシステムバスに接続している。

次に、第１０図のフロー図に基づき、第９図の実施例の
動作について説明する。第１０図において、（ａ）は入
力ユニットＩＡの処理フロー、（ｂ）はシステムコント
ロールユニット９ａの処理フローをそれぞれ示す。

１０ａのブロックでは、外部からの割込み信号を待つブ
ロックであり、外部同期信号により割込みが行なわれた
ならば、以下に示す所定の処理を行う。

まず、１０ｂのブロックでユニットＡ／Ｄ変換したデー
タを入力すると共に、ディジタルフィルタ係数を入力す
る。１０ｃのブロックでは（３）及び（４）式に示した
ようなディジタルフィルタ演算を行う。１０ｄのブロッ
クでは、電圧値を検出する演算を行う。

次に、１０ｅのブロックでディジタルフィルタの演算回
数（すばわち、ｎサンプル処理したか）を比較し、所定
の演算回数に満たないならば再度、１０ａの割込み待ち
からの処理を行う。所定の演算回数を越えたならば、ｌ
ｏｆのブロックに進み、演算データを出力し、さらにＬ
ｏｇのブロックに進みシステムコントロールユニットに
対し、割込み要求を出力する。すなわち、ここではアナ
ログ入力ユニットによるディジタルフィルタ演算周期か
ら、システムコントロールがデータ転送する周期及び９
ｅ１〜９８との演算ユニットが演算する周期にデータを
間引いて、転送させることにより、同期を図っている。

従ってシステムコントロールユニットの演算周期は、外
部同期信号Ｓｐに同期している。

次に、１０ｈはブロックでは、アナログ入力ユニットＩ
Ａからの割込みを受けつけて、以下に示す所定の処理を
行う。

１０ｉのブロックでは、スレーブユニット群（ＬＡ、Ｉ
Ｂ、９ｂ、９ｄ、９ｅ、〜９ｅＭ）からデータを入力す
る。

具体的には、１０ｄのブロックにて検出した電圧値、９
ｂからの整定値、９ｄからのディジタル入力値、９ｅ□
〜９ｅＭの演算出力データをそれぞれ入力する。

１０ｊのブロックではＩＡ及びＩＢを除く、スレーブユ
ニット群へデータを転送する。

具体的には、ＩＡからの検出した電圧値、９ｂからの整
定値及び９ｄからのディジタル入力データを９ｅ１〜９
ｅ２の演算ユニットに転送する。

９ｅ□〜９ｅ２の演算ユニットは所期の演算アルゴリズ
ムに基づいて保護・制御演算を行う。

また、９ｄのブロックには９ｅユ〜９ｅｓの演算出力を
転送する。９ｄのブロックは上記演算データを用いて、
所期のシーケンス処理に従い、各種の制御信号を出力す
る。

１０にのブロックでは、スレーブユニット群（９ｃｌ、
９ｅよ〜９ｅＭ）に対し、動作を開始させる割込みみ信
号を送出する。各スレーブは、この信号により動作開始
するので同期化が図れる。

第１１図は、電圧検出を説明するための図である。第１
１図において、（ａ）は振幅がＡの入力信号周波数がｆ
ｏの場合の波形例を示す。入力Ｖｌｎの半分の周期（正
波）Ｔａには、図に示すように１６のサンプリング信号
があり、このサンプリング信号の周期はＴａｃである。

従ってサンプリングしたデータを以下のような演算式に
より電圧検出を行い、αなる値を算出する。

（ｂ）は、入力信号の周波数がｆ。′　であり振幅がＡ
の場合の波形例である。

入力信号Ｖ　ｉ　１１′の周期は（ａ）の信号Ｖ　、ｎ
よりも短いが１図示のごとく、入力Ｖ　ｌ　ｎ″の半分
の周き（正波）Ｔｂにもｌｂのサンプリング信号がある
。従って、上記（１２）式により求めた電圧検出値はα
であり、（ａ）に示した値と同じになる。すなわち、入
力周波数に関わらず、正確に電圧値（絶対値）が検出で
きることを意味するものである。

実際の、本発明の応用例としては、上記した電圧値（絶
対値）をまず求め、次に所定の値に対する差ΔＶを求め
。このΔＶがある許容値の範囲内になるように制御する
ことにより、電力系統の制御装置が構成できる。本発明
によれば、同一のアルゴリズムで入力に対応した電圧量
が忠実に導出できるメリットがある。

次に、本発明の別の応用実施例について説明する。今ま
で説明した実施例は外部からの同期信号が入力されるこ
とを前程に説明したが次は、上記同期信号がなんらかの
異常により、入力されない場合の、異常検出方法につい
て説明する。なお。

回路構成は第１図及び第２図を用いる。

第１２図は本応用実施例の動作を説明するためのタイミ
ング波形例である。

まず、第１２図において、（ａ）は正常動作時のタイミ
ング波形例である。すなわち、（１）に示す外部からの
同期信号が１／ｆｓ（ｆｓ：周波数）の周期で第１図１
にのタイミング制御回路（詳細には第２図２ｂ及び２ｃ
のカウンタ１及び２のクリア端子）に入力される。この
同期信号に同期して、１にのタイミング制御回路で（２
）〜（４）の各種信号を送出する。従って、ＤＳＰの処
理は（５）に示すように、サンプリング周期（１／ｆｓ
）ごとディジタルフィルタ演算を行うものとする。第１
３図（ａ）はこのときのフィルタ特性例を示すものであ
る。ここで、フィルタの特性を、基本波の周波数ｆ０の
２倍、３倍及び４倍の周波数において零点となるように
あらかじめ設定しておく。

次に、第１２図（ｂ）は（１）に示すごとく、なんらか
の異常でタイミング制御回路に対して、外部同期信号が
送出されない場合のタイミング波形である。（ｂ）に示
すように、外部から同期信号が入力されないと、第２図
２ｂ及び２ｃに示したカウンタ１及び２は所期のカウン
トアツプ動作（例えばフルカウントする。）を行い、２
ｄのデコーダにカウンタ出力を送出する。当然ながら、
第１２図（ｂ）に示すように、（ａ）に対し、各制御信
号の周期は長くなる。（（ｂ）は（ａ）に対し２倍長く
なるケースである。） 従って、フィルタ特性は第１３図（ｂ）に示すようにな
り、電力系統の系統周波数である基本波ｆゎは特性上の
零１点周波数となり、ゲインは零となる。

このフィルタ出力の大きさと入力信号の比を監視するこ
とにより、同期系の回路の異常を正確にかつ迅速に判断
でき、システム全体の誤動作を防止することができる。

出力と入力信号の比が入力信号の大きさに関係なく、一
定になるので、この値を監視すればよい。

さらに、上記した実施例をさらに応用して以下に示すバ
ックアップ機能を持たせることができる。

すなわち、外部同期信号によるフィルタ演算処理及び電
圧検出手段と上記同期信号より長い周期の内部で発生す
るサンプリング信号に応じたフィルタ演算及び電圧検出
手段を合わせ持つことにより実現できる。後者の方法は
サンプリング周波数が固定であるので、それに合わせた
ディジタルフィルタ係数及び電圧検出手段（周波数補正
演算含む）を有するものである。演算精度等は前者の方
法が良いことは、本発明の詳細な説明したが、多少精度
が悪くなっても、システム全体の機能が停止することが
なく、安定に動作できるメリットがある。

具体的に、第１４図に示すフロー図に基づいて説明する
ことにする。

まず、１４ａのブロックにて割込みを受付は可能として
、割込み信号を入力したならばデータを入力する。１４
ｂのブロックでは、外部同期信号によるサンプリング対
応のフィルタ演算（サンプリング周波数は可変）を行い
、さらに電圧検出の演算を行う。次に、１４ｃのブロッ
クにおいて、検出した電圧の大きさを判定し、Ｏでなけ
れば（すなわち外部同期信号が入力されている）１４ｄ
のブロックへ進み、演算したサンプル回数を判定し、ｎ
回であれば、１４ｇのブロックへ進み、データ出力及び
システムコントロールユニットに対し割込み信号を送出
する。

１４ｃのブロックで電圧がＯならば（すなわち、外部同
期信号が入力されない）１４ｅのブロックへ進み、内部
発振信号によるサンプリングに対応（サンプリング周波
数固定）して、まず周波数を検出しフィルタ演算して電
圧検出演算を行う。このフィルタ演算及び電圧検出演算
は１４ｂのブロックとは異なり、フィルタ係数はもちろ
んのこと。

電圧検出演算アルゴリズムも異なるものである。

この電圧検出演算アルゴリズムは従来技術と同様に、周
波数検出し、周波数補正演算も含むものである。

次に、１４ｆのブロックへ進み、演算したサンプル回数
を判定し、ｍ回演算したならば、１４ｇのブロックへ進
み演算データを出力し、割込み信号を送出する。

このように、バックアップ機能を有することにより、シ
ステムの安定性、信頼性を大幅に向上できる。また、全
てのソフトウェアで対応できるため、ハードウェア規模
を大きくせずに実現できることは言うまでもないことで
ある。

また、外部同期信号の入力状態をアナログ入力ユニット
内のステータスレジスタに割りつけて、この情報を常時
判定して、プログラムを切換えることによる対応方法も
容易にできる。

本発明では、演算手段としてディジタルシグナルプロセ
ッサを適用した例について述べたが、ディジタルシグナ
ルプロセッサ以外に、例えば、汎用マイクロプロセッサ
、または、小数点演算コプロセッサ＋汎用マイクロプロ
セッサ、上記小数点演算ユニットを含んだマイクロプロ
セッサでも適用できる。

〔発明の効果〕

本発明によれば、 （１）入力信号の周波数変動に応じて、ディジタルフィ
ルタの特性が変更でき、常に入力信号をフィルタの通過
例とすることができるので、入力信号の大きさを高精度
に検出することができる。

（２）保護・制御演算ユニットの演算周期の１７　ｎ倍
の周期で高速にデータをサンプリングしディジタルフィ
ルタ演算を行うことにより、高精度化が図れ、かつ、シ
ステム全体を同期化することができる。

（３）アナログ入力ユニット内部に発振部を有し、外部
同期が印加されない場合、入力信号の基本波成分が零と
なるようにあらかじめフィルタ係数を設定しておくこと
により、外部同期信号発生部の異常検出ができ、システ
ムの信頼性を向上できる。

（４）外部同期信号入力信号が入力されない場合でもア
ナログ入力ユニット内部の発振部の信号により入力デー
タをサンプリングしディジタルフィルタ演算するように
バックアップ機能を有することにより、外部同期信号送
出ユニットが異常が生じても、システム全体を停止する
ことなく動作できる。

従って、実用上のメリットは非常に大きい。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック構成図、第２図は
第１図内のタイミング制御回路例（１）の図、第３図は
本発明の一実施例のタイミング波形例を示す図、第４図
はＤＳＰのブロック構成例を示す図、第５図はディジタ
ルフィルタの処理ブロック図、第６図は本発明によるフ
ィルタのゲイン特性例を示す図、第７図は第１図内のタ
イミング制御回路例（２）の図、第８図は第７図のタイ
ミング制御回路のタイミング波形例を示す図、第９図は
本発明の応用例のブロック構成図、第１０図は本発明の
応用例の処理フロー図、第１１図は本発明の応用例によ
る電圧検出の実施例の動作を示す波形例を示す図、第１
２図は本発明の別の実施例を説明するためのタイミング
波形例を示す図、第１３図は本発明の別の実施例を説明
するためのフィルタ特性例を示す図、第１４図は本発明
の別の応用実施の処理フロー図である。 ネ　１（２１ 埠　２　力 外奇同１０１信号 糖　ム　圀 享　５１２１ （ｂ） ５ｆ　　　　　　　ｆｆ 第　６　図 ′８７　区 ＄ｌｏ図 偵）　　　　　　　　　　　　　　（ム）’４　　＋＋
　　凹 （久Ｉｆ−ｆ。 ＄＋　１２区 （ａ） ＋５）　Ｄ５ＰＭｌ　１弓込Ｚ−際１１　　ず１１込み
竹ろ拓　１３１２］ ゲイン （伎） ゲイン ｆ、　　　ｔ、ｓ九　２ｊｏ　　　　　　　　　　　　
　粛逓牧−（ｂ） 累　Ｉ４

Claims (1)

1. 【特許請求の範囲】 １、電力系統の制御及び保護対象の各種状態量を取込み
   、予め定められた処理手順及び判定基準に従ってディジ
   タル演算処理を行い、電力系統の保護及び制御を行う複
   数の演算ユニットからなる装置において、外部からの同
   期信号の周波数に追従して、サンプリング周波数、Ａ／
   Ｄ変換周期及び演算手段による練返し演算の周期を変更
   できるようにしたアナログ入力ユニットを備えたディジ
   タル演算処理装置。 ２、請求項１において、入力した該各種状態量の周波数
   に応じて、該演算手段にて演算するディジタルフィルタ
   のゲイン特性を変化させ、忠実に上記入力した該各種状
   態量の振幅値を得るようにしたことを特徴とするディジ
   タル演算処理装置。 ３、請求項２において求めた振幅値を基にして、入力し
   た各種状態量の周波数に応じて、所定の演算の演算周期
   を変え、同一アルゴリズムで入力に対応した電気量を忠
   実に導出することを特徴としたディジタル演算処理装置
   。 ４、請求項１において、外部からの同期信号に同期して
   該アナログ入力ユニットを動作させ、該アナログ入力ユ
   ニットから他のユニットに対してｎ倍の周期ごとに割込
   み信号及び出力データを送出するようにして、同期処理
   することを特徴としたディジタル演算処理装置。 ５、請求項１において、該アナログ入力ユニットに該同
   期信号のｍ倍の周期となるサンプリング信号送出手段及
   び該演算手段の割込み信号送出手段からなる同期信号発
   生手段を備え、該ディジタルフィルタのゲイン特性を該
   各種状態量の周波数のｍ倍が零点となるようあらかじめ
   設定し、外部同期信号が送出されない場合、該各種状態
   量の基本周波数のゲインが零になるようにフィルタ特性
   を変更し、該各種状態量データとそのフィルタ出力の比
   を常時検出するようにしたことを特徴としたディジタル
   演算処理装置。 ６、請求項５において、該外部同期信号が送出されない
   場合、該アナログ入力ユニット内の同期信号発生手段か
   らの同期信号により該ディジタルシグナルプロセッサに
   て演算を施す補助演算手段を備えたことを特徴としたデ
   ィジタル演算処理装置。