JPH04197081A - インバータ制御装置 - Google Patents
インバータ制御装置Info
- Publication number
- JPH04197081A JPH04197081A JP2326396A JP32639690A JPH04197081A JP H04197081 A JPH04197081 A JP H04197081A JP 2326396 A JP2326396 A JP 2326396A JP 32639690 A JP32639690 A JP 32639690A JP H04197081 A JPH04197081 A JP H04197081A
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- JP
- Japan
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- circuit
- pulse width
- time
- signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、直流を交流に変換するインバータの制御装
置に関するものである。
置に関するものである。
第４図は、従来のインバータ制御装置を示す図であり、
図において、１はインバータ装置の出力電圧と周波数と
の特性関係における電圧指令、２は電圧指令１と同様の
関係における周波数指令、３は前記電圧指令ｌと周波数
指令２によりパルス幅変調を行うパルス幅変調回路、４
はパルス幅変調回路３の信号を補正するパルス幅補正回
路、５は上下アームの短絡を防ぐための短絡防止時間作
成回路、６は短絡防止時間作成回路５の信号により主素
子を駆動するゲートアンプ、７は直流を交流に変換する
インバータである。
図において、１はインバータ装置の出力電圧と周波数と
の特性関係における電圧指令、２は電圧指令１と同様の
関係における周波数指令、３は前記電圧指令ｌと周波数
指令２によりパルス幅変調を行うパルス幅変調回路、４
はパルス幅変調回路３の信号を補正するパルス幅補正回
路、５は上下アームの短絡を防ぐための短絡防止時間作
成回路、６は短絡防止時間作成回路５の信号により主素
子を駆動するゲートアンプ、７は直流を交流に変換する
インバータである。
次に動作について説明する。まず、パルス幅変調回路３
は、外部から電圧指令１、又は周波数指令２をうけると
パルス幅変調された信号Ｕ、Ｖ。
は、外部から電圧指令１、又は周波数指令２をうけると
パルス幅変調された信号Ｕ、Ｖ。
Ｗを出力する。その出力信号がある一定時間Ｔｎｌｌ、
Ｔｔ２より短かいオン時間か、またはオフ時間の場合に
はパルス幅補正回路４によりオンパルス幅をＴ、、２に
、また、オフパルス幅をＴｆ２に補正する。
Ｔｔ２より短かいオン時間か、またはオフ時間の場合に
はパルス幅補正回路４によりオンパルス幅をＴ、、２に
、また、オフパルス幅をＴｆ２に補正する。
次いで、短絡防止時間作成回路５により上下アームが短
絡しないように上下アームに与えられるオン期間の間に
、所定の時間差つまり短絡防止時開Ｔｄを設けた信号を
作成する。
絡しないように上下アームに与えられるオン期間の間に
、所定の時間差つまり短絡防止時開Ｔｄを設けた信号を
作成する。
上記の動作をＵ相を例に第５図、第６図にタイムチャー
トの形で示す。第５図はオン時間、第６図はオフ時間の
補正例である。第５図の場合、Ａ１およびＡ２は、パル
ス幅変調回路３から出力される信号Ｕのパルス幅が一定
時間Ｔ ｆｉｇより小さい例を示し、またＡ３は信号Ｕ
のパルス幅がある一定時間Ｔ、よりも大きい場合の例を
示している。
トの形で示す。第５図はオン時間、第６図はオフ時間の
補正例である。第５図の場合、Ａ１およびＡ２は、パル
ス幅変調回路３から出力される信号Ｕのパルス幅が一定
時間Ｔ ｆｉｇより小さい例を示し、またＡ３は信号Ｕ
のパルス幅がある一定時間Ｔ、よりも大きい場合の例を
示している。
しかし、そのどの例においても短絡防止時間作成回路５
から出力される信号パルスＵＰ２とＬＪＮ２との間には
、短絡防止時間Ｔｄが全て保たれた波形となって出力さ
れる。
から出力される信号パルスＵＰ２とＬＪＮ２との間には
、短絡防止時間Ｔｄが全て保たれた波形となって出力さ
れる。
第６図Ｂ１−８３のオフ時間の場合についても前記と同
様で、パルス幅補正されて短絡防止時間作成回路５から
出力された信号パルスＵＰ２とＵＮ２との間には、短絡
防止時間Ｔｄが保たれた波形となって出力される。
様で、パルス幅補正されて短絡防止時間作成回路５から
出力された信号パルスＵＰ２とＵＮ２との間には、短絡
防止時間Ｔｄが保たれた波形となって出力される。
［発明が解決しようとする課題〕
従来のインバータ制御装置は以上のように構成されてい
るのでパルス幅変調回路から出力される波形の時間幅に
無関係に短絡防止時間を保つように波形処理することに
なり、インバータ８力電圧の正の半波と負の半波がアン
バランスになりやすく効率が低下する。また、指令値と
の誤差が大きく直線性に欠けるなど課題があった。
るのでパルス幅変調回路から出力される波形の時間幅に
無関係に短絡防止時間を保つように波形処理することに
なり、インバータ８力電圧の正の半波と負の半波がアン
バランスになりやすく効率が低下する。また、指令値と
の誤差が大きく直線性に欠けるなど課題があった。
なお、先行技術として特開昭５８−１４８６７４号公報
に示されたものがある。
に示されたものがある。
この発明は上記のような課題を解消するためになされた
もので、インバータ出力電圧が正の半波と負の半波でバ
ランスして指令値との誤差も小さ（できるとともに、主
素子をある一定時間以下オン、およびオフできるインバ
ータ制御装置を得ることを目的とする。
もので、インバータ出力電圧が正の半波と負の半波でバ
ランスして指令値との誤差も小さ（できるとともに、主
素子をある一定時間以下オン、およびオフできるインバ
ータ制御装置を得ることを目的とする。
Ｃ課題を解決するための手段〕
この発明に係るインバータ制御装置はパルス幅変調信号
のパルス幅が短絡防止時間よりも短い場合にはこれを抹
消するとともに、短くない場合にはパルス幅変調信号に
短絡防止時間を設ける短絡防止時間作成回路と、短絡防
止時間作成回路から出力されたパルス信号を所定の一定
時間だけシフトする最小オンパルス幅制御回路とを設け
たものである。
のパルス幅が短絡防止時間よりも短い場合にはこれを抹
消するとともに、短くない場合にはパルス幅変調信号に
短絡防止時間を設ける短絡防止時間作成回路と、短絡防
止時間作成回路から出力されたパルス信号を所定の一定
時間だけシフトする最小オンパルス幅制御回路とを設け
たものである。
［作用］
この発明における短絡防止時間作成回路および最小オン
パルス幅制御回路は、パルス幅変調信号の長さを監視し
、ある一定時間以下のものを抹消し、ある一定時間以上
の信号を短絡防止時間を設けた上で出力するとともに、
その信号を所定時間だけシフトする。
パルス幅制御回路は、パルス幅変調信号の長さを監視し
、ある一定時間以下のものを抹消し、ある一定時間以上
の信号を短絡防止時間を設けた上で出力するとともに、
その信号を所定時間だけシフトする。
以下、この発明の〜実施例を図について説明する。図中
、第４図と同一の部分は同一の符号をもフて図示した第
１図において、８は主素子のオン時間がある一定時間以
下にならないように監視してパルス幅制御を行う最小オ
ンパルス幅制御回路である。
、第４図と同一の部分は同一の符号をもフて図示した第
１図において、８は主素子のオン時間がある一定時間以
下にならないように監視してパルス幅制御を行う最小オ
ンパルス幅制御回路である。
次に動作について説明する。まず、パルス幅変調回路３
より出力されたＵ、■、Ｗのパルス幅変調信号に対して
短絡防止時間作成回路５により上下アームの短絡を防止
する短絡防止時間Ｔｄを設け、上下挿素子をオン、また
はオフさせる信号を作成する。この時前記パルス幅変調
回路３からのＵ、■、Ｗのパルス幅変調信号が短絡防止
時間Ｔｄより短かい第２図Ａ２０の場合、該パルス幅変
調信号は抹消され、またパルス幅変調回路３のパルス幅
＋Ｔｄのオフ時間が確保されることになる。これはオフ
のある一定時間以下ｌより長い。
より出力されたＵ、■、Ｗのパルス幅変調信号に対して
短絡防止時間作成回路５により上下アームの短絡を防止
する短絡防止時間Ｔｄを設け、上下挿素子をオン、また
はオフさせる信号を作成する。この時前記パルス幅変調
回路３からのＵ、■、Ｗのパルス幅変調信号が短絡防止
時間Ｔｄより短かい第２図Ａ２０の場合、該パルス幅変
調信号は抹消され、またパルス幅変調回路３のパルス幅
＋Ｔｄのオフ時間が確保されることになる。これはオフ
のある一定時間以下ｌより長い。
（Ｔｄ≧Ｔ、１）
次に、最小オンパルス幅制御回路８によりオンのある一
定時間以下より短かい信号は抹消しく第２図Ａ２０）、
Ｔ、１より長い信号は出力する（第２図Ａ３０）。これ
らは短絡防止時間作成回路５の出力信号立上りからＴゎ
１分宿号を削り取り、無くなってしまった信号は抹消し
たことになり、Ｔｆｉ１分信号を削り取っても残った信
号は、信号の立下りにＴ ｎ １分宿号をくっつけた信
号となり、結果的にはＴ、、１分シフトした信号となる
。
定時間以下より短かい信号は抹消しく第２図Ａ２０）、
Ｔ、１より長い信号は出力する（第２図Ａ３０）。これ
らは短絡防止時間作成回路５の出力信号立上りからＴゎ
１分宿号を削り取り、無くなってしまった信号は抹消し
たことになり、Ｔｆｉ１分信号を削り取っても残った信
号は、信号の立下りにＴ ｎ １分宿号をくっつけた信
号となり、結果的にはＴ、、１分シフトした信号となる
。
上記の動作をＵ相の信号を例に第２図、第３図にタイム
チャートで示した。第２図はオン時間ｔ１、第３図はオ
フ時間１１０が短絡防止時間Ｔｄより短かい場合Ａ１０
．ＢＩＯと、オン時間ｔ２、又はオフ時間ｔ２゜がある
一定時間（ＴＩ、。
チャートで示した。第２図はオン時間ｔ１、第３図はオ
フ時間１１０が短絡防止時間Ｔｄより短かい場合Ａ１０
．ＢＩＯと、オン時間ｔ２、又はオフ時間ｔ２゜がある
一定時間（ＴＩ、。
＋ Ｔ ｄ 、 Ｔ ｆ＋ ＋ Ｔ ｄ ）より短かい
場合Ａ２０．Ｂ２０と、オン時間ｔ３．又はオフ時間ｔ
３ｏがある一定時間（Ｔｎｌ＋Ｔｄ、Ｔｒｌ＋Ｔｄ）よ
り長い場合を示す。
場合Ａ２０．Ｂ２０と、オン時間ｔ３．又はオフ時間ｔ
３ｏがある一定時間（Ｔｎｌ＋Ｔｄ、Ｔｒｌ＋Ｔｄ）よ
り長い場合を示す。
なお、上記実施例では直流を交流に変換するインバータ
について示したが、交流を直流に変換するコンバータ、
直流を直流に変換するチョッパー、交流を交流に変換す
るサイクロコンバータでもよい。また、上記実施例では
ＧＴＯサイリスタについて示したが、トランジスタＭＯ
３ＦＥＴ、Ｂ１ＭＯＳでもよい。
について示したが、交流を直流に変換するコンバータ、
直流を直流に変換するチョッパー、交流を交流に変換す
るサイクロコンバータでもよい。また、上記実施例では
ＧＴＯサイリスタについて示したが、トランジスタＭＯ
３ＦＥＴ、Ｂ１ＭＯＳでもよい。
［発明の効果］
以上のようにこの発明によれば、最小パルス幅制御回路
をゲートアンプの前段に設け、主素子をオン又はオフす
る信号の長さを監視し、オン及びオフ時間がある一定時
間以上となるように回路を構成したので、出力電圧の正
負アンバランスがなくなり効率が良くなり、指令値に対
する誤差も小さ（直線性の良い制御回路が得られる効果
がある。
をゲートアンプの前段に設け、主素子をオン又はオフす
る信号の長さを監視し、オン及びオフ時間がある一定時
間以上となるように回路を構成したので、出力電圧の正
負アンバランスがなくなり効率が良くなり、指令値に対
する誤差も小さ（直線性の良い制御回路が得られる効果
がある。
第１図はこの発明の一実施例によるインバータ制御装置
を示すブロック図、第２図及び第３図はこの発明の一実
施例の動作を示すタイムチャート、第４図は従来のイン
バータ制御装置を示すブロック図、第５図及び第６図は
従来の動作を示すタイムチャートである。 図において、３はパルス幅変調回路、５は短絡防止時間
作成回路、６はゲートアンプ、７はインバータ、８は最
小オンパルス幅制御回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
を示すブロック図、第２図及び第３図はこの発明の一実
施例の動作を示すタイムチャート、第４図は従来のイン
バータ制御装置を示すブロック図、第５図及び第６図は
従来の動作を示すタイムチャートである。 図において、３はパルス幅変調回路、５は短絡防止時間
作成回路、６はゲートアンプ、７はインバータ、８は最
小オンパルス幅制御回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- パルス幅変調回路から出力されたパルス幅変調信号のパ
ルス幅が短絡防止時間よりも短い場合にはこれを抹消す
るとともに、前記パルス幅変調信号のパルス幅が前記短
絡防止時間よりも短くない場合にはこれに短絡防止時間
を設ける短絡防止時間作成回路と、前記短絡防止時間作
成回路から出力されたパルス信号を所定の一定時間だけ
シフトする最小オンパルス幅制御回路と、前記最小オン
パルス幅制御回路から出力された信号を増幅して、イン
バータの主素子をオンオフする信号として出力するゲー
トアンプとを備えたインバータ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326396A JPH04197081A (ja) | 1990-11-28 | 1990-11-28 | インバータ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326396A JPH04197081A (ja) | 1990-11-28 | 1990-11-28 | インバータ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04197081A true JPH04197081A (ja) | 1992-07-16 |
Family
ID=18187332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2326396A Pending JPH04197081A (ja) | 1990-11-28 | 1990-11-28 | インバータ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04197081A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012065549A (ja) * | 2011-12-28 | 2012-03-29 | Denso Corp | 回転機の制御装置 |
-
1990
- 1990-11-28 JP JP2326396A patent/JPH04197081A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012065549A (ja) * | 2011-12-28 | 2012-03-29 | Denso Corp | 回転機の制御装置 |
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