JPS5916370A

JPS5916370A - 半導体記憶装置

Info

Publication number: JPS5916370A
Application number: JP57125344A
Authority: JP
Inventors: Shiyouji Ariizumi; 有泉　「しよう」次; Makoto Segawa; 瀬川　真; Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-07-19
Filing date: 1982-07-19
Publication date: 1984-01-27
Also published as: EP0099983B1; US4535426A; EP0099983A3; EP0099983A2; DE3379366D1; JPH0419711B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体記憶装置に関し、特に４トランジスタ・
２レジスタ型で２層多結晶シリコン構造を有する半導体
記憶装置に係わる。

〔発明の技術的背景〕

４トランジスタ・２レジスタ型で２鳩多結晶シリコン構
造を有する半導体記憶装置は、第１図に示す回路構成に
なっている。図中のＱｌ、＋Ｑ２は一対のドライバー用
ＭＯ８）ランノスタである。このドライノぐｍｍＭＯ８
）ランジスタＱｌ　ｈ　（ｈは、一方のドレイン領域を
他方のダート電極に接続しており、夫々の負荷素子とし
て抵抗ＲＢ　ｅ　ＲＪを接続してフリップフロッゾ回路
を構成している０前記抵抗Ｒ，、Ｒ，は一端が共通接続
され、これにＶＣＣ端子が接続され−Ｃいる。

−マン′こ、前記ドライバー用ＭＯ８トランジスタ。■
。

Ｑｚのソース領域は互いにＶ８ｇ端子に接続されている
。更に、前記フリッゾフロッグ回路の各ノードは、番地
選択用ＭＯＳトランジスタ。３．Ｑ４を介して第１、第
２のデーフライ・し線ＤＬ・瓦に接続されている。前記
番地選択用Ｍｏｓトラン／′スタＱｓ　、Ｑ４は、メモ
リセルが選択され、書き込み、読み出しが行なわれる際
にはＯＮ状態となって、前記ブーツ、Ｉン線ＤＬ　、　
ＤＬとノリラグフロップ回路との情報の伝達が行なわれ
る。前記番地選択用ＭＯ８）ラン・ゾスタ。３　ｔ　Ｑ
４　（ｉｆ）ケ゛−トは、共通に語線ＷＬに接続されて
いる。

こうした構造の半導体記憶装置は、従来第２図に示す構
造のものが知られている。第２図において、前記ドライ
バー用ＭＯ３トランジスタ。１　。

Ｑｚは、該トランジスタＱｌ、Ｑ２の共通のソース領域
１を挟んで点対称に配置されている。また、図中２１〜
２４（斜線部分）は前記Ｍｏｓトラン・ゾスタＱｔ　−
Ｑ、　（７）ケ゛−ト部を、３は前記ＭＯＳトランジス
タＱ！のドレイン領域、！：　Ｍｏ８　）ランノスタＱ
３のソース領域（又はドレイン領域）を兼ねるｎ　層を
、４はＭＯＳトランクスタＱ２のドレイン領域とＭｏ８
　）ランノスタＱ４のソース領域（又はドレイン領域）
を兼ねるｎ　層を夫々示す。なお、前記ドライバー用Ｍ
Ｏ８トランジスタＱｌ、Ｑ２、番地選択用ＭＯ８）ラン
ノスタＱｓ　、Ｑ４のダート部及びＶＣＣ端子は、ｐ型
の半導体基板（図示せず）上に絶縁膜を介して形成され
る第１の多結晶シリコン層から形成され、かつ抵抗Ｒ１
１Ｒ２はこのシリコン層上に第２の絶縁膜を介して形成
される第２の多結晶シリコン層（点々部分）から形成さ
れる。

〔背景技術の問題点〕

しかしながら、前述した構造の半導体記憶装置は、フリ
ップフロッゾ回路の負荷素子として第２の多結晶シリコ
ン層からなる抵抗Ｊ　＋　Ｒ２を使用することにょシ面
積的に非常に小さくなるという点で優れているものの、
微細化するにつれて次のような欠点を有している。

（１）一対のドライバー用ＭＯ８）ランノスタＱ１゜Ｑ
ｚが、該ドライバー用ＭＯ８）ランノスタの共通のソー
ス領域１を狭んで点対称に配置されている。従って、こ
うしたレイアウトの場合、前記ドライバー用ＭＯ８）ラ
ンジスタＱｌ　、Ｑｚのドレイン領域同志がほとんど隣
接せず、Ｖ８Ｂ端子を狭んで互に離れておシ、シかもド
レイン領域の面積が広い。この結果、α線又は周辺回路
により発生した少数キャリアをフリッグフロッブ回路に
吸収し易く、吸収の仕方もアンバランスである（ソフト
エラー）。

（２）一対のドライバー用ＭＯ８）ランジスタＱ１ｙＱ
２がＬ字型をしているため、マスク合せズレによシフリ
ップフロップノードの容量及びトランジスタのコンダク
タンス（ｇｍ）が変化し、メモリセルとしての双安定性
が悪い。このため、電気的特性上あるいは内外部からの
ノイズに対し不安定になシ易く、特にこの傾向は、素子
が微細化され、一対のドライバー用ＭＯ８）ランソスタ
のチャネル幅が狭くなる程顕著になる。

（３）第２の多結晶ンリコン層からなる抵抗Ｒ，ＩＲ２
が互いに直交して配置されているだめ、マスク合せズレ
によるバラツキ及びレイアウト上のバランス性の悪さに
より抵抗値のバランス性が悪い。このため、少数キャリ
ア等の影響でフリフロップノードの°゛１”、”０”レ
ベルカ接近すると、元の状態に復帰させる能力が低下し
てくる。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、素子の微細
化が進んでフリッグフロッゾノードの容量が小さくなっ
た場合でも、耐ソフトエラー性を高め、メモリセルとし
Ｃの双安定性を良好にするとともに、多結晶シリコン層
からなる高抵抗素子の抵抗値をバランス性良くした半導
体記憶装置を提供することを目的とするものである。

〔発明の概要〕

本発明は、一対のドライバｍｍＭｏｓトランジスタが、
互に近接して対向されたドレイン領域と、これらドレイ
ン領域に該トランジスタを互に交差結合するよりにダイ
レクトコンタクト部を介して接続されたケ゛−ドア電極
と、互に一体化され前記ドレイン領域及びケ゛−ト電極
の三方を囲むように配置されたソース領域とから構成さ
れ、更に一対の番地選択用ＭＯ８）ランジスタをデータ
ライン方向の同一の位置に配置し、かつ前記ケ゛−ト電
極上の絶縁膜に直線形状で同一長さとした多結晶シリコ
ン層からなる一対の高抵抗素子を配置すると共に、これ
ら高抵抗素子を前記絶縁膜にデータライン方向の同一の
位置に配置して開孔されたコンタクトホールを介して前
記ケ°−ト電極と接続することによって、α線に対する
耐ソフトエラー性の向上等を図ったものである。

〔発明の実施例〕

以下、本発明をその製造工程を併記しつつ１第３図〜第
８図に示す平面図に基づいて説明する。なお、本実施例
はｎチャネルの場合であシ・その等価回路は第１図図示
の従来の半導体記憶装置のものと同様である。

〔１〕マず、ｐ型のＳｔ半導体基板（図示せず）上のフ
ィールド領域１１に絶縁膜としての厚さ約６０００１の
厚い５ｉ０２膜を設け、素子領域に絶縁膜としての厚さ
約５００Ｘの薄い５１０２膜を形成する。第３図がこの
状態で、斜線を施しであるのが薄い５１０２膜の素子２
領域である。とこで、素子領域とは、ドライ！ν゛←用
ＭＯ８）ランジスタＱ＋＋Ｑ２を作る領域１２．１３番
地選択用ＭＯＳトランジスタＱ３　・Ｑ４　を作る領域
１４・１５の他、ドライバー用ＭＯ８）ランマスクＱ＋
　−（ｈの基準電位（Ｖｓｓ）端となる領域１６を含む
。なお、前述し死去々の領域において、領域１２と領域
１３、領域、４と領域、５は、略対−々も９て・イアウ
ドされている。

〔１１〕次に、第４図に示すように前記領域１２〜１４
の薄い５１０２膜を選択的に除去して開孔部１７〜１９
を形成し、同時に領域１６の薄いＳｔＯ！膜を選択的に
除去してエツチング部２０を形成する。なお、ここで領
域１６の薄い５１０２膜の除去は必ずしも必要なもので
はなく、開孔部１７〜１９のみでもよい。

（ｉｉｉ１次に、全面に厚さ約４０００１の第１の多結
晶シリコン層を成長させる。この第１の多結晶シリコン
層には成長時あるいは成長後にリンあるいは砒素をドー
プし、熱処理を施して前記開孔部１７〜１９を介して基
板にリン等の拡散を行なってダイレクトコンタクト部２
１　、２２　。

２３を形成すると共に、エツチング部２０にもリン等を
拡散させる。つづいて、前記第１の多結晶シリコン層を
パターニングして、ドライ・々−用ＭＯ３）ランジスタ
Ｑｔ　ｐ　Ｑ２のダート電極２４゜２５、番地選択用Ｍ
Ｏ３）ランジスタＱｓ　、Ｑ４の両方のデート電極を兼
ねる第１の多結晶シリコンパターン２６、領域１６の比
抵抗を下げるだめのドライバー用ＭＯ８）ランノスタＱ
ｌ、Ｑ２ノ両者のソース領域取り出し用の第１の多結晶
シリコンパターン２７を夫々形成する。なお、前記シリ
コンパターン２６は行方向のメモリセルに共通に連続し
て配線され、後述する語線をも兼ねる。捷だ、前記領域
１６の第１の多結晶シリコン層を・母ターニングして多
結晶シリコンパターン２７を形成したが、必ずしも必要
なものではない。

この後、ケ゛−ト電極２４，２５、第１の多結晶シリコ
ンパターン２６をマスクとして、素子領域１１〜１５上
の薄い５ｔＯ２膜をエツチングしてダート酸化膜を形成
するとともに、基板の素子領域を露出させてリンあるい
は砒素等の不純物を拡散する。このとき、第５図に示す
ようにｎ土層（点々部分）が形成された。即ち、２９１
はドライバー用ＭＯ８）ランジスタＱ＋　、（ｈのソー
ス領域となる層層を、２９．はドライバー用ＭＯＳトラ
ンジスタＱ１のドレイン領域と番地選択用ＭＯ８トラン
ジスタＱ３のソース領域（又はドレイン領域声兼ねる計
層を、２９３はドライ・々−用ＭＯＳトランジスタＱ２
のドレイン領域としてのｎ　層を、２９４は番地用ＭＯ
ＳトランジスタＱ３のドレイン領域（又はソース領域）
としてのｎ層を１２９Ｂは番地用ＭＯ８）ランマスクＱ
４のドレイン領域（又はソース領域）としてのｎ＋層層
１．２９６は番地用ＭＯ８）ランジスタＱ４のソース領
域（又はドレイン領域）としての？層を夫々示す。そし
て、ドライバー用ＭＯ８）ランジスタＱｌのダート電極
２４はドライノマー用ＭＯ８）ランジスタＱ２のドレイ
ン領域としてのｎ％２９ｓとタゝイレクトコンタクト部
２３を介して接続されると共に、番地選択用ＭＯ８）ラ
ンジスタＱ４のソース領域（又はドレイン領域）として
の該層２９６とタ゛イレクトコンタクト部２２を介して
接続サレルＯまだ、ドライバー用ＭＯ８）ランマスタＱ
２のケート電極２５はドライノマー用ＭＯ８）ランジス
タＱ１のドレイン領域と番地選択用ＭＯ８）ランジスタ
Ｑ３のソース領域（又はドレイン領域）とを兼ねたｎ＋
層層９２とダイレクトコンタクト部２１を介して接続さ
れている。なお、第５図中の一対のドライバー用ＭＯＳ
トランジスタＱｔ　＋　Ｏ２においては、それらのドレ
イン領域としてのｎ　層２９２＋　２９２　＋２９ｓが
近接して互いに対向しているとともに、夫々のソース領
域としてれ　層Ｑ２のドレイン領域としてのｎ　層２９
２＋２９ｇ。

２９６及びケ゛−ト電極２４．２５の三方向を囲むよう
に配置されている。

〔１■〕次に、熱酸化又は気相成長によシ第２の絶縁膜
としての厚さ約３０００Ｘの５１０２膜を形成した後、
第６図のようにケ°−ト電極２４．２５を形成する第１
の多結晶シリコソノ９ターン上のＳｉＯ２膜を選択的に
エツチングし、第１のコンタクトホール３０１　ｔ　３
０２を形成する。これらコンタクトホールＪ　Ｏ８，Ｊ
　０２は、後述する第２の多結晶シリコン層からなる高
抵抗素子のバランス性を最良とするため、データライン
方向の同一の位置に配置するように形成されている〇［
Ｖ）次に、全面に気相成長等によシ第２の多結晶シリコ
ン層を成長させ、パターニングする。

この後、ＰＥＰ　（Ｐｈｏｔｏ　Ｅｎｇｒａｖｉｎｇ　
Ｐｒｏｃｅｓｓ　）技術によシ、多結晶シリコン層の低
抵抗部分領域予定部に高濃度の不純物を第７図中に斜線
で示した領域に拡散して低抵抗にｊる・この結果、コン
タクトホール３０．及びダート電極２４を介してドライ
バー用ＭＯ８）ランマスタＱ２のドレイン領域（ｎ＋層
）２９３と接続される直線形状の多結晶シリコン層から
なる高抵抗素子３ノ、並ヒニコンタクトホール３０２及
びケ゛−ト’ＦＬ極２５を介してドライノマー用ＭＯＳ
　　）ランジスタＱ＋のドレイン領域（ｎ＋層）２９□
と接続される前記高抵抗素子３１と同一形状、同一長さ
の多結晶シリコン層からなる高抵抗素子、？　２７５Ｅ
形成される０同時に、ドライノマー用ＭＯ８）ランジス
タＱ口Ｑ２の基準電位（Ｖｓｓ）端となる領域１６の上
方に前記高抵抗素子３１　、　Ｊ　２に接続される共通
の電源端子（Ｖｃｃ　）端となる多結晶シ１ノコン配線
３３が形成されると共に、前記第１の多結晶シリコン・
ぐターン２６と図示しないコンタクトを介して接続され
た第２の多結晶７１ノコンパターン３４との２層構造の
語線ＣＷＬ　）を形成する。なお、語線乳は２層構造と
したカニ、これに限らず、第１の多結晶シリコン、ｅタ
ーン２６のみとしてもよい。

〔■１〕次に、パッシベーション膜を形成した後、番地
選択用ＭＯＳ　）ランマスタＱ３−　Ｏ４のドレイン領
域（又はソース領域）２９４，２９５上の５１０２膜、
パッシベーション膜を選択的にエツチング除去して第２
のコンタクトホール３５１゜３５２を形成した後、Ａｌ
の蒸着、ノやターニングを行なって前記コンタクトホー
ル３５、Ｈ，９５２を介して番地選択用ＭＯＳトランノ
スマス！　、　Ｏ４のドレイン領域（又はソース領域）
２９４，２９５と接続したデータライン（ＤＬ　、石Ｌ
）３ｆｌｉ、Ｊ７を形成する（第８図図示）。

前述の如く製造される半導体記憶装置は、第８図に示す
如く、一対のドライバー用ＭＯ８）ランジスタＱ１１Ｑ
２が互に近接して対向されたドレイン領域（ｎ　層）２
９□、　２９３”＋　２９１１と、これらドレイン領域
２９２．２９３ｅ　２９６に該トランジスタＱ＋　、Ｏ
２を互に交差結合するようにダイレクトコンタクト部２
１〜２３を介して接続されたケ°−ト電極２４．２５と
、互に一体化された前記ドレイン領域２９２＊２９３６
２９６及びデート電極２４．２５の三方を囲むように配
置されたソース領域（ｎ＋層）２９Ｉとから構成され、
更に一対の番地選択用ＭＯ８）ランジスタＱｓ　、Ｑ４
をデータライン方向の同一の位置に配置し、かつ前記ケ
°−ト電極２４．２５上の８１０２膜上に直線形状で同
一長さとした多結晶シリコン層からなる一対の高抵抗素
子３１．３２を配置すると共に、これら高抵抗素子３１
．３２を前記ＳｉＯ□膜にデータライン方向の同一の位
置に配置するように開孔されたコンタクトホール３０％
、３０２を介して前記ケ゛−ト電極２４．２５と接続し
た構造となっている。

しかして、第８図図示の半導体記憶装置によれば以下に
詳述する効果を有する。

周知の如く、ダイナミック型ＲＡＭの場合、記憶ノード
の容量が５０　ｆＦ以下になると急激にソフトエラーに
よるセル不良率が増加する（　ｌ５ＳＣＣ８２ＷＰＭ　
７．５　　ｐ　、　７４−７５　）。この理由は、標準
的な５　ＭｅＶのα−ｐａｒｔｉｃｌｅにより生成され
る電子・正孔対が約１．４　Ｘ　１０’ケであるのに対
し、セルに貯えられる電荷−ＪｔＱは記憶ノード容量が
５０　ｆＦの場合、２．２５Ｘ１σ１３クーロンとなり
、よって記憶ノード中のエレクトロンの数が〜１．４Ｘ
１０６ケとなり上記電子・正孔対の個数とほぼ一致する
からである。但し、実際にはダイナミックラムのソフト
エラーに臨界電荷量というものがあシ、がっα−ｐａｒ
ｔｉｃｌｅによって生成された電子・正孔対の収集効率
も１でないため、上記のような簡単な比較ではない。

前述した事は、スタティックＲＡＭでも同様に考えられ
る。以下、記憶ノード各号が５０　ｆＦ以下となった１
　６　Ｋ　ｂｉｔスタティックＲＡＭ等の半導体記憶装
置について、種々のセル・レイアウト、セル構造を有す
る場合について第９図を参照して説明する。なお、同図
は、データボールド電圧に対する相苅的なソフトエラー
速度を示したものである。

図中の（、）は、第２図図示の半導体記憶装置のセルで
４０　ｆＦ以上の記憶ノード容量をもつ。

図中の（ｂｌは、一対のドライバー用トランジスタのド
レイン領域即ち記憶ノードを対向させかつ記憶ノードの
周辺にＶｌ＋ＩＩ用のｎ　層をレイアウトした半導体記
憶装置のセルである（第１０図図示）。このセルの記憶
ノード容量は４０ｆＦである（昭和５７年電子通信学会
総合全国大会２−２１７）。かかるセルは、本発明の如
く一対のドライ／Ｖ＋用ＭＯ８）ランジスタのソース側
が該トラン・ゾスタの三方向に連続していないため、又
一対のドライ／？シ用ＭＯ８）ランジスタのドレインす
なわち記憶ノード拡散層が対向しているがレイアウト的
に不十分なため、ソフトエラー効果が少ない。

図中の（ｃ）　ｅ　（ａ）は、本発明にかなり近い半導
体記憶装置のセルである。即ち、（Ｃ）は記憶ノードの
周辺のＶｓｓ用のｎ　層が二方向のものであり、（ｄ）
は記憶ノード周辺のＶＢｓ用のｎ　層をＬ字型のドライ
バ゛°−用ＭＯＳトランジスタの三方向に連続して設置
したもので夫々４０　ｆＦの記憶ノード容量をもつ。前
記（ｃ）のセルの場合は多結晶シリコン層からなる高抵
抗素子の抵抗値のバランスが悪＜　、　（ｄ）のセルの
場合はトランジスタがＬ字型をしているため、マスク合
わせズレにょシメモリセルとしての双安定性が悪化し、
更には高抵抗素子の抵抗値のバランスが悪い。

図中の（、）は、（ｂ）のセルをＩ）　−ｗｅ　１１中
に設けた半導体記憶装置のセルである。このセルは、Ｖ
ＤＨ≧２　ｖｏｌｔでソフトエラーはｆ　ｒｅ６となる
が、１．５Ｖ以下で発生しておシ、記憶ノルド容量（（
ｅ）の場合は４ｏｆＦレベル）の減少によりソフトエラ
ー速度が犬きくなる。又、このタイプのセルは、ｐ−ｖ
ｏｌｔ中に設けるというＣＭＯＳプロセスをとらねばな
らず、プロセス的に不利である（　ｌ５ＳＣＣ８０ＦＡ
Ｍ　１７．３　Ｐ、２２４　）。

図中の（ｒ）は、セル（ａ）のタイプのレイアウトのも
のをｐ　−Ｗｅｌｌ中に設けた記憶ノード容量が約２０
ｆＦの半導体記憶装置のセルである・このセルは、記憶
ノード容量がセル（、）のＡ以下であるだめ、ＣＭＯＳ
ゾロセルをとっても完全な一対策にはならないことがゎ
かる＠図中の（ｇ）　、（）ＬＪ　＃（１）は、夫々本発明の
半導体記憶装置のセルで記憶ノード容量が夫々的４０　
ｆＦ　。

約２．、ＯｆＦ、約１０　ｆＦの場合である。同セルの
場合、Ｂｕｌｋ構造にもかかわらず、記憶ノード容量が
２０　ｆＦ以上の場合には全くソフトエラ→よｆｒｅｓ
であシ、約１０　ｆＦの場合でもソフトエラーがほとん
どｆｒｅ６といえるレベルにあることが確認できる。な
お、前記セル（Ｉ）は、２５．６　Ｋｂｉｔスタティッ
クＲＡＭの記憶ノード容量レベルであり、これによυ２
５６　Ｋ　ｂｔｔスタティック、ＲＡＭまでポリイミド
などのコート材なしでソフトエラーのｆｒｅｅなシステ
ムが実現できる。勿論、前記記憶ノード容量レベルは、
セルをｐ−ｗｅｌｌ中に設けてＣＭＯ８構造とすれば更
によくなる。

次に、第２の多結晶シリコン層からなる高抵抗素子の抵
抗値のバランス性について述べる。

メモリセルの記憶ノード容量を構成する主なものは、ダ
ート容量とＪｕｎｃｔｉｏｎ容量であるＯこのうち、ダ
ート容量は電圧に対し直線的な特性を示すが、Ｊｕｎｃ
ｔｉｏｎ容量は第１１図に示す如く非直線的な特性を示
し、電圧が低くなる程ΔＣ／ΔＶが大となる。このため
、メモリセルの記憶ノードにα線による少数キャリアが
注入された場合、低い電圧部分では゛１″レベルの低下
が抑えられる。これによシ、セルはα線によシ″１”。

“０＃のレベルが接近した状態になる確率が高い・しか
して、本発明の半導体記憶装置のセルの場合、第２の多
結晶シリコン層からなる高抵抗素子３１．３２が直線形
状で同一長さであるため、かかる高抵抗素子３１．３２
の抵抗値のバランス性が良く、前記した１″、“ｏ″の
レベルが接近した状態からもとの安定した高い電圧の″
１１ルベルに復帰できる。

次に、１例として、基板バイアス回路を使っだＮチャネ
ルスタテイ、りＲＡＭの場合について、α線による従来
ｉ采発明の半導体記憶装置のセルのデータ復帰の状況を
第１２図を参照して説明する。なお、同図（４）はα線
による従来の半導体記憶装置のセルのデータ復帰の状況
を、同図（ト））はα線による本発明の半導体記憶装置
の瀘ルのデータ復帰の状況を夫々示す特性図である。

また、図中の（イ）、（ロ）はＨＩ　１１レベル、°′
ＯＨレベルのα線による電圧変動を示す。同図（４）に
おいて、時刻ＴＩでα線を受けると“１＃レベルが時刻
Ｔ２まで急激に下がり、時刻Ｔ３を経て、時刻Ｔ４で”
　ｉ　”及び°′０″ルベルが交差してデータ破壊が生
ずることが確認できる。なお、同図（Ａで時刻Ｔ！〜Ｔ
２における曲線（イ）、（ロ）は、フリップフロッグノ
ード容量のバランス性の悪さα線の影響の受けやすさを
示し、時刻１４前後の同曲線（イ）、（ロ）は多結晶シ
リコＡらな九アバ。

ランス性の悪さを示している。一方、同図（Ｂ）におい
ては、時刻Ｔｌでα線を受けてもα線の影響を受けにく
く同図（５）の場合と比べて゛１″レベルはやや緩やか
に減少する０また、時刻Ｔ５における曲線０）、（ロ）
は略同様な電圧変動の状態でフリップフロッグノード容
量のバランス性が良好であることを示し、時刻Ｔｓ以降
の同曲線ｆ１）、（ロ）は多結晶シリコン層からなる高
抵抗素子のバランス性の良さを示している。このような
ことから、本発明の半導体記憶装置のセルが、従来の半
導体記憶装置のセルの場合と比べて、ソフトエラー、フ
リツノフロツノノード容量のバランス性及び高抵抗素子
のバランス性の点で優れていることが確認できる。

以下に本発明の効果を箇条書きでまとめる。

（１）一対のドライバー用Ｍ龍３１＊　（ｈのドレイン
領域２９２　＋　２９３２２９６が互いに近接してしか
も対向するように配置され、かつそれらのソース領域２
９１は連続して前記ドライバー用鵬釣ν％　ｒ　Ｑ２の
ドレイン領域２９２＋２９ｓｊ２９６及びダート電極２
４．２５の三方向を囲むように配置されているため、α
線又は周辺回路から発生する少数キャリアの影響を受け
にくく、例え受けても受は方に具ランス性が有るのでメ
モリセルデータ保持性能が゛従来と比べて優れている。

（２）　　マスク合わせズレに対して一対のドライバー
用Ｍ品■りち１７ｐｒｐｐ：ｙ、ｘ、（ｉｔ。）、よ、
イビ。

せず、かつケ°−ト容量が不変のため、フリップ１フロ
ツプノード容量のバランス性が良くメモリセルデータ保
持性が良い。

（３）第２の多結晶シリコン層の一部からなる高抵抗素
子の抵抗値のバランス性が良いため、上記（１）で示し
たような影響を受けた場合でも元の状態に復帰すること
ができる。

なお、上記実施例ではｎチャネルの場合について述べた
が、これに限らず、ｐチャネルの場合についても同様の
効果が期待できる。また、例えばｎ型の半導体基板中に
形成されたｐ−ｗｅｌｌ中にセルを設置すれば、メモリ
セルはｎチャネルのエンハンスメント／レジスタＪｆＩ
　ｍで、周辺回路はＣＭＯ８といったメモリシステムに
容易に応用できる。

〔発明の効果〕

以上詳述した如く本発明によれば、素子の微細化が進ん
でフリップフロップノードの容箪が小さくなった場合で
も、耐ソフトエラー性等が良好でデータ保持機能が優れ
ているとともに、元のレベルの状態に復帰可能な半導体
記憶装置を提供できるものである。

【図面の簡単な説明】

第１図は従来の半導体記憶装置の等価回路図、第２図は
第１図図示の半導体記憶装置の平面図第３図〜第８図は
本発明の一実施例の半導体記憶装置を製造工程順に示す
平面図、第９図は従来及び本発明の半導体記憶装置のセ
ルのデータホールド電圧に対する相対的なソフトエラー
速度の特性図、第１０図は従来の他の半導体記憶装置の
セルの平面図、第１１図は半導体記憶装置における電圧
とＪｕｎｃｔｉｏｎ容量との関係を示す特性図、第１２
図囚は従来の半導体記憶装置のセルのデータ復帰の状況
を示す特性図、同図（Ｂ）は本発明の半導体記憶装置の
セルのデータ復帰の状況を示す特性図である。１１・・・フィールド領域、１２．１３・・・ドライ・
？−用ＭＯ８’）ランジスタＱｓ　−（ｈを作る領域、
１４．１５・・・番地選択用ＭＯＳトランジスタＱｓ＋
Ｑ４を作る領域、１６・・・ドライバー用ＭＯ８）ラン
ジスタＱｌ、Ｑ！の基準電位（Ｖｓｓ）端となる領域、
１７〜１９開孔部、２θ・・・エツチング部、２１〜２
３・・・ダイレクトコンタクト部、２４・・・ドライバ
ー用ＭＯ８）ランジスタＱｌのケゞ−ト電極、２５・・
・ドライバー用ＭＯＳトランジスタＱ２のダート電極、
２６・・・番地選択用ＭＯ８）ランマスタＱ３　＊　Ｑ
４の両方のダート電極を兼ねる第１の多結晶シリコン／
ｆターン、２７・・・ソース領域数シ出し用の第１の多
結晶シリコン・母ターン、２９１〜２９１−　ｎ　層、
３０１．３０．−・・第１のコンタクトホール、３１．
３２・・・高抵抗素子、３３・・・多結晶シリコン配線
、３４・・・語線（ＷＬ）、３５１．３５２・・・第２
のコンタクトホール、３６゜３７・・・データライン。出願人代理人　　弁理士　鈴　江　武　彦２５− 第１図ＤＬ　　　　　　　　　　　　　　Ｄ−Ｅ第１０図第１２図

Claims

【特許請求の範囲】

一対のドライ！−た用ＭＯ８）ランノスタの負荷素子と
して多結晶シリコン抵抗が接続されたフリラグフロップ
と、その各ノードに接続された番地選択用ＭＯＳトラン
ジスタとから構成されるメモリセルを半導体基板上にマ
トリクス状に集積してなる半導体記憶装置において、一
対のドライバー用ＭＯＳトランジスタが互に近接して対
向されたドレイン領域と、これらドレイン領域に該トラ
ンジスタを互に交差結合するようにダイレクトコンタク
ト部を介して接続されたダート電極と、互に一体化され
前記ドレイン領域及びケ゛−ト電極の三方を囲むように
配置されたソース領域とから構成され、更に一対の番地
選択用ＭＯＳトランジスタをデータライン方向の同一の
位置に配置し、かつ前記ダート電極上の絶縁膜に直線形
状で同一長さとした多結晶シリコン層からなる一対の高
抵抗素子を配置すると共に、これら高抵抗素子を前記絶
縁膜にデータライン方向の同一の位置に配置するように
開孔されたコンタクトホールを介して前記ケ°−ト電極
と接続したことを特徴とする半導体記憶装置。