JPS63151A

JPS63151A - 半導体記憶装置

Info

Publication number: JPS63151A
Application number: JP62058054A
Authority: JP
Inventors: Shoji Ariizumi; 有泉　昇次; Makoto Segawa; 瀬川　真; Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-13
Filing date: 1987-03-13
Publication date: 1988-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は半導体記憶装置に関し、特に４トランジスタ舎
２レジスタ型で２層多結晶シリコン構造を有する半導体
記憶装置に係わる。

（従来の技術）４トランジスタ・２レジスタ型で２層多結晶シリコン構
造を有する半導体記憶装置は、第１図に示す回路構成に
なっている。図中のＱｌ、Ｑ２は一対のドラバ−用ＭＯ
Ｓトランジスタである。

このドライバー用ＭＯ８トランジスタＱｔ、Ｑｚは、−
方のドレイン領域を他方のゲート電極に接続しており、
夫々の負荷素子として抵抗Ｒ８゜Ｒ２を接続してフリッ
プフロップ回路を構成している。前記抵抗Ｒ，，Ｒ２は
一端が共通接続され、これにｖｃｃ端子が接続されてい
る。また、前記ドライバー用ＭＯＳトランジスタＱｌ、
Ｑ２のソース領域は互いにＶＳＳ端子に接続されている
。更に、前記フリップフロップ回路の各ノードは、番地
選択用ＭＯＳトランジスタＱ３．Ｑ４を介して第１、第
２のデータライン線ＤＬ、ＤＬに接続されている。前記
番地選択用ＭＯＳトランジスタＱ３１Ｑ４は、メモリセ
ルが選択され、書込み、読み出しが行われる際にはＯＮ
状態となって、前記データライン線ＤＬ、ＤＬとフリッ
プフロップ回路との情報の伝達が行われている。前記番
地選択用ＭＯＳトランジスタＱ３．０４のゲートは、共
通に語線ＷＬに接続されている。

こうした構造の半導体記憶装置は、従来第２図に示す構
造のものが知られている。第２図において、前記ドライ
バー用ＭＯＳトランジスタＱｓｒＱ２は、該トランジス
タＱ１．Ｑ２の共通のソース領域１を挟んで点対称に配
置されている。また、図中の２１〜２４　（斜線部分）
は前記ＭＯＳトランジスタＱ１〜Ｑ４のゲート部を、３
は前記ＭＯ５トランジスタのＱｌのドレイン領域とＭＯ
ＳトランジスタＱ３のソース領域（又はドレイン領域）
を兼ねるｎ十層を、４はＭＯ８Ｉ−ランジスタＱ２のソ
ース領域（又はドレイン領域）を兼ねるｎ＋層を夫々示
す。なお、前記ドライバー用ＭＯ８トランジスタＱｔ　
＋　０２　％番地選択用ＭＯ８トランジスタＱ３．Ｑ４
のゲート部及びＶｃｃ端子は、ｐ型の半導体基板（図示
せず）上に絶縁膜を介して形成される第１の多結晶シリ
コン層から形成され、かつ抵抗Ｒ，，Ｒ２はこのシリコ
ン層上に第２の絶縁膜を介して形成される第２の多結晶
シリコン層（点々部分）から形成される。

しかしながら、前述した構造の半導体記憶装置は、フリ
ップフロップ回路の負荷素子として第２の多結晶シリコ
ン層からなる抵抗Ｒ１ｒ　Ｒ２を使用することにより面
積的に非常に小さくなるという点で優れているものの、
微細化するにつれて次のような欠点を有している。

（１）一対のドライパイ用ＭＯ８ｈランジスタＱ１．Ｑ
２が、該ドライバー用ＭＯＳトランジスタの共通のソー
ス領域１を挾んで点対称に配置されている。従って、こ
うしたレイアウトの場合、前記ドライバー用ＭＯＳトラ
ンジスタＱ１．Ｑ２のドレイン領域同志がほとんど隣接
せず、ＶＳＳ端子を挟んで互いに離れており、しかもド
レイン領域の面積が広い。この結果、α線又は周辺回路
により発生した少数キャリアをフリップフロップ回路に
吸収し易く、吸収の仕方もアンバランスである（ソフト
エラー）。

（２）一対のドライバー用ＭＯＳトランジスタＱｌ、Ｑ
２がＬ字型をしているため、マスク合せズレによりフリ
ップフロップノードの容量及びトランジスタのコンダク
タンス（ｇ−）が変化し、メモリセルとしての双安定性
が悪い。このため、電気的特性上あるいは内外部からの
ノイズに対し不安定になり易く、特にこの傾向は、素子
が微細化され、一対のドライバー用ＭＯＳトランジスタ
のチャネル幅が狭くなる程顕著になる。

（３）第２の多結晶シリコン層からなる抵抗Ｒ１ｒ　Ｒ
２が互いに直交して配置されているため、マスク合せズ
レによるバラツキ及びレイアウト上のバランス性が悪い
。このため、少数キャリア等の影響でフリップフロップ
の“１”、“０”レベルが接近すると、元の状態に復帰
させる能力が低下してくる。

（発明が解決しようとする問題点）本発明は上記事情に鑑みてなされたもので、素子の微細
化が進んでフリップフロップノードの容量が小さくなっ
た場合でも、耐ソフトエラー性を高め、メモリセルとし
ての双安定性を良好にするとともに、多結晶シリコン層
からなる高抵抗素子の抵抗値をバランス性良くした半導
体記憶装置を提供することを目的とするものである。

［発明の構成］（問題点を解決するための手段）本発明は、一対のドライバー用ＭＯＳトランジスタの負
荷素子として多結晶シリコン抵抗が接続されたフリップ
フロップと、その各ノードに接続された番地選択用ＭＯ
Ｓトランジスタとから構成されるメモリセルを半導体基
板上にマトリクス状に集積してなる半導体記憶装置にお
いて、一対のドライバー用ＭＯＳトランジスタの夫々の
ドレイン領域の少なくとも一部の対向面の方向がＶＳＳ
ラインに沿う方向と直交するように配列されるとともに
、一対のドライバー用ＭＯ８トランジスタのソース領域
が互いに一体化され該トランジスタのドレイン領域及び
ゲートＷ１極の三方を囲むように配列されていることを
要旨とする。

（作用）本発明によれば、素子の微細化が進んでフリップフロッ
プノードの容量が小さくなった場合でも、耐ソフトエラ
ー性等が良好でデータ保持機能が優れているとともに、
元のレベルの状態に復帰可能である。

（実施例）以下、本発明をその製造工程を併記しつつ、第３図〜第
８図に示す平面図に基づいて説明する。

なお、本実施例はｎチャネルの場合であり、その等価回
路は第１図図示の従来の半導体記憶装置のものと同様で
ある。

［１］まず、ｐ型のＳｔ半導体基板（図示せず）上のフ
ィールド領域１１に絶縁膜としての厚さ約６０００人の
厚い５ｉ０２膜を設け、素子領域に絶縁膜としての厚さ
約５００人の薄い５ｉ０２膜を形成する。第３図がこの
状態で、斜線を施しであるのが薄い５ｉ０２膜の素子領
域である。ここで、素子領域とは、ドライバー用ＭＯ５
）ランシスターＱ１．Ｑ２を作る領域１２．１３、番地
選択用ＭＯ３）ランジスアＱ３．Ｑ４を作る領域１４．
１５の他、ドライバー用ＭＯＳトランジスタＱ１．Ｑ２
の基準電位（Ｖ　ｓｓ）端となる領域１６を含む。なお
、前述した夫々の領域において、領域１２と領域１３、
領域１４と領域１５は、略対称性をもってレイアウトさ
れている。

［２］次に、第４図に示すように前記領域１２〜１４の
薄い５ｉ０２膜を選択的に除去して開孔部１７〜１９を
形成し、同時に領域１６の薄い５ｉ０２膜を選択的に除
去してエツチング部２０を形成する。なお、ここで領域
１６の薄い５ｉ０２膜の除去は必ずしも必要なものでは
なく、開孔部１７〜１９のみでもよい。

［３］次に、全面に厚さ約４０００人の第１の多結晶シ
リコン層を成長させる。この第１の多結晶シリコン層に
は成長時あるいは成長後にリンあるいはヒ素をドープし
、熱処理を施して前記開孔部１７〜１９を介して基板に
リン等の拡散を行なってダイレクトコンタクト部２１，
２２．２３を形成すると共に、エツチング部２０にもリ
ン等を拡散させる。つづいて、前記第１の多結晶シリコ
ン層をパターニングして、ドライバー用ＭＯ８）ランシ
スタＱ１．Ｑ２・のゲート電極２４，２５、番地選択用
ＭＯ５）ランシスタＱ３．Ｑ４の両方のゲート電極を兼
ねる第１の多結晶シリコンパターン２６、領域１６の比
抵抗を下げるためのドライバー用ＭＯＳトランジスタＱ
ｌ、Ｑ２の両者のソース領域取り出し用の第１の多結晶
シリコンパターン２７を夫々形成する。なお、前記シリ
コンパターン２６は行方向のメモリセルに共通に配線さ
れ、後述する語線をも兼ねる。また、前記領域１６の第
１の多結晶シリコン層をパターニングして多結晶シリコ
ンパターン２７を形成したが、必ずしも必要なものでは
ない。

この後、ゲート電極２４．２５、第１の多結晶シリコン
パターン２６をマスクとして、素子領域１１〜１５上の
薄い５ｉ０２膜をエツチングしてゲート酸化膜を形成す
るとともに、基板の素子領域を露出させてリンあるいは
ヒ素等の不純物を拡散する。このとき、第５図に示すよ
うにｎ中層（点々部分）が形成された。即ち、２９１は
ドライバー用ＭＯＳトランジスタＱ１．Ｑ２のソース領
域となるｎ＋層を、２９２はドライバー用ＭＯ８）ラン
シスタＱ、のドレイン領域と番地選択用ＭＯＳトランジ
スタＱ３のソース領域（又はドレイン領域）を兼ねるｎ
中層を、２９３はドライバー用ＭＯＳトランジスタＱ２
のドレイン領域゛としてのｎ中層を、２９４は番地用Ｍ
ＯＳトランジスタＱ３のドレイン領域（又はソース領域
）としてのｎ中層を、２９５は番地用ＭＯ５）ランシス
タＱ４のドレイン領域（又はソース領域）としてのｎ中
層を、２９６は番地用ＭＯＳ）ランシスタＱ４のソース
領域（又はドレイン領域）としてのｎ中層を夫々示す。

そして、ドライバー用ＭＯＳトランジスタＱ１のゲート
電極２４はドライバー用ＭＯ８）ランシスタＱ２のドレ
イン領域としてのｎ＋十層９３とダイレクトコンタクト
部２３を介して接続されると共に、番地選択用ＭＯＳト
ランジスタＱ４のソース領域（又はドレイン領域）とし
てのｎ”２９６とダイレクトコンタクト部２２を介して
接続される。また、ドライバー用ＭＯＳトランジスタＱ
、のゲート電極２５はドライバー用ＭＯＳトランジスタ
Ｑ３のソース領域（又はドレイン領域）とを兼ねたｎ＋
十層９□とダイレクトコンタクト部２１を介して接続さ
れている。なお、第５図中の一対のドライバー用ＭＯＳ
トランジスタＱ１．Ｑ２においては、それらのドレイン
領域としてのｎ中層２９２゜２９３．２９６が近接して
互いに対向しているとともに、夫々のソース領域として
のｎ中層２９゜は−体となって前記ＭＯ９トランジスタ
Ｑｌ。

Ｑ２のドレイン領域としてのｎ＋層　２９２゜２９３．
２９ｓ及びゲート電極２４．２５の三方向を囲むように
配置されている。

［４］次に、熱酸化又は気相成長により第２の絶縁膜と
しての厚さ約３０００人の５ｉ０２膜を形成した後、第
６図のようにゲート電極２４゜２５を形成する第１の多
結晶シリコンパターン上の５ｉ０２膜を選択的にエツチ
ングし、第１のコンタクトホール３０．．３０２を形成
する。これらコンタクトホール３０１，３０２は、後述
する第２の多結晶シリコン層からなる高抵抗素子のバラ
ンス性を最良とするため、データライン方向の同一の位
置に配置するように形成されている。

［５］次に、全面に気相成長等により第２の多結晶シリ
コン層を成長させ、バターニングする。

この後−Ｐ　Ｅ　Ｐ　（Ｐ　ｈｏｔｏ　　Ｅ　ｎｇｒａ
ｖｎｇ　Ｐ　ｒｏｃｅｓｓ）技術により、多結晶シリコ
ン層の低抵抗部分領域予定部に高濃度の不純物を第７図
中に斜線で示した領域に拡散して低抵抗にする。この結
果、コンタクトホール３０１及びゲート電極２４を介し
てドライバー用ＭＯ５）ランジルタＱ２のドレイン領域
（ｎ中層）２９３と接続される直線形状の多結晶シリコ
ン層からなる高抵抗素子３１、並びにコンタクトホール
３０２及びゲート電極２５を介してドライバー用ＭＯ８
トランジスタＱ１のドレイン領域（ｎ中層）２９２と接
続される前記高抵抗素子３１と四−形状、同一長さの多
結晶シリコン層からなる高抵抗素子３２が形成される。

同時に、ドライバー用ＭＯＳトランジスタＱ１．Ｑ２の
基準電位（Ｖ　ｓｓ）端となる領域１６の上方に前記高
抵抗素子３１．３２に接続される共通の電源端子（Ｖ　
ｃｃ）端となる多結晶シリコン配線３３が形成されると
共に、前記第１の多結晶シリコンパターン２６と図示し
ないコンタクトを介して接続された第２の多結晶シリコ
ンパターン３４との２層構造の語線（ＷＬ）を形成する
。なお、語線ＷＬは２層構造としたが、これに限らず、
第１の多結晶シリコンパターン２６のみとしてもよい。

［６］次に、パッシベーション膜を形成した後、番地選
択用ＭＯＳトランジスタＱ３．Ｑ４のドレイン領域（又
はソース領域）　２９４　＋　２９ｓ上の５ｉ０２膜、
パッシベーション膜を選択的にエツチング除去して第２
のコンタクトホール３５．。

３５２を形成した後、ｌ／の蒸着、パターニングを行な
って前記コンタクトホール３５１．３５２を介して番地
選択用ＭＯＳトランジスタＱ３゜Ｑ４のドレイン領域（
又はソース領域）２９ａ。

２９５と接続したデータライン（ＤＬ、ＤＬ）３６．３
７を形成する（第８図図示）。

前述の如く製造される半導体記憶装置は、第８図に示す
如く、一対のドライバー用ＭＯＳトランジスタＱ１．Ｑ
２が互いに近接して対向されたドレイン領域（ｎ十層）
２９２，２９３．２９６　と、これらドレイン領域２９
２．２９３．２９ｅに該トランジスタＱ１．Ｑ２を互い
に交差結合するようにダイレクトコンタクト部２１〜２
３を介して接続されたゲート電極２４．２５と、互いに
一体化された前記ドレイン領域　２９２，２９３゜２９
６及びゲート電極２４．２５の三方を囲むように配置さ
れたソース領域（ｎ中層）２９１とから構成され、更に
一対の番地選択用ＭＯＳトランジスタＱ３．Ｑ４をデー
タライン方向の同一の位置に配置し、かつ前記ゲート電
極２４．２５上のＳ　ｉ　０２膜上に直線形状で同一長
さとした多結晶シリコン層からなる一対の高抵抗素子３
１．３２を配置すると共に、これら高抵抗素子３１．３
２を前記５ｉ０２膜にデータライン方向の同一の位置に
配置するように開孔されたコンタクトホール３０、．３
０２を介して前記ゲート電極２４．・２５と接続した構
造となっている。

しかして、第８図図示の半導体記憶装置によれば、以下
に詳述する効果を有する。

周知の如く、ダイナミック型ＲＡＭの場合、記憶ノード
の容量が５０ｆＦ以下になると急激にソフトエラーによ
るセル不良率が増加する（ＩＳＳＣＣ８２ＷＰＭ７．５
　　ｐ、７４−７５）。

この理由は、標準的な５ＭｅＶのａ　−ｐａｒｔｌｅｌ
ｅにより生成される電子・正孔対が約１．４　Ｘ　１０
６ケであるのに対し、セルに貯えられる電荷ｆｆ１Ｑは
記憶ノード容量が５０ｆＦの場合、２．２５Ｘ１０″″
１３クーロンとなり、よって記憶ノード中のエレクトロ
ンの数が〜１．４Ｘ１０６ケとなり上記電子・正孔対の
個数ととほぼ一致するからである。但し、実際にはダイ
ナミックラムのソフトエラーに臨界電荷量というものが
あり、かかるα−ｐａｒｔｉｅ１８によって生成された
電子・正孔対の収集効率も１でないため、上記のような
簡単な比較ではない。

前述した事は、スタティックＲＡＭでも同様に考えられ
る。以下、記憶ノード容量が５０ｆＦ以下となった１６
ＫｂｉｔスタティックＲＡＭ等の半導体記憶装置につい
て、種々のセル・レイアウト、セル構造を有する場合に
ついて第９図を参照して説明する。なお、同図は、ザー
タホールで電圧に対する相対的なソフトエラー速度を示
したものである。

図中の（ａ）は、第２図図示の半導体記憶装置のセルで
４０ｆＦ以上の記憶ノード容量をもつ。

図中の（ｂ）は、一対のドライバー用トランジスタのド
レイン領域即ち記憶ノードを対向させかつ記憶ノードの
周辺にＶＳＳ用のｎ中層をレイアウトした半導体記憶装
置のセルである（第１０図図示）。このセルの記憶ノー
ド容量は４０ｆＦである（昭和５７年電子通信学会総合
全国大会２−２１７）。かかるセルは、本発明の如く一
対のドライバー用ＭＯＳトランジスタのソース側が該ト
ランジスタの三方向に連続していないため、また一対の
ドライバー用ＭＯＳトランジスタのドレインすなわち記
憶ノード拡散層が対向しているが゛レイアウト的に不十
分なため、ソフトエラー効果が少ない。

図中の（ｃ）、（ｄ）は、本発明にかなり近い半導体記
憶装置のセルである。即ち、（ｃ）は記憶ノードの周辺
のＶＳＳ用のｎ中層をＬ字型のドライバー用ＭＯＳトラ
ンジスタの三方向に連続して設置したもので夫々４０ｆ
Ｆの記憶ノード容量をもつ。前記（Ｃ）のセルの場合は
多結晶シリコン層からなる高抵抗素子の抵抗値のバラン
スが悪く、（ｄ）のセルの場合はトランジスタがＬ字型
をしているため、マスク合せズレによりメモリセルとし
ての双安定性が悪化し、更には高抵抗素子の抵抗値のバ
ランスが悪い。

図中の（ｅ）は、（ｂ）のセルをｐ　−ｗｅｌｌ中に設
けた半導体記憶装置のセルである。このセルは、ＶＤ）
Ｉ≧２ｖｏｌｔでソフトエラーはｆ’ｒｅｅとなるが、
１．５Ｖ以下で発生しており、記憶ノード容量（（ｅ）
の場合は４０ｆＦレベル）の減少によりソフトエラー速
度が大きくなる。また、このタイプのセルは、ｐ　−ｗ
ｅ　Ｉ　Ｉ中に設けるというＣＭＯＳプロセスをとらね
ばならず、プロセス的に不利である（ＩＳＳＣＣ８０Ｆ
ＡＭ　　１７．３ｐ。

２２４）。

図中の（ｆ）は、セル（ａ）のタイプのレイアウトのも
のをｐ−ｗｅｌｌ中に設けた記憶ノード容量が２０ｆＦ
の半導体記憶装置のセルである。このセルは、記憶ノー
ド容量がセル（ａ）の１／２以下であるため、ＣＭＯＳ
プロセスをとっても完全な対策にはならなことがわかる
。

図中の（ｇ）、（ｈ）、（ｉ）は、夫々本発明の半導体
記憶装置のセルで記憶ノード容量が夫々約４０ｆＦ、約
２０ｆＦ、約１０ｆＦの場合である。同セルの場合、Ｂ
ｕｌｋ構造にもかかわらず、記憶ノード容量が２０ｆＦ
以−１−の場合には全くソフトエラーがｔ　ｒｅｅであ
り、約１０ｆＦの場合でもソフトエラーがほとんどｔｒ
ｅｅといえるレベルにあることが確認できる。なお、前
記セル（ｉ）は、２５６ＫｂｉｔスタティックＲＡＭの
記憶ノード容量レベルであり、これにより２５６Ｋｂｌ
ｔスタテイックＲＡＭまでポリイミドなどのコート材な
°しでソフトエラーのｆ　ｒｅｅなシステムが実現でき
る。

勿論、前記記憶ノード容量レベルは、セルをｐ−ｗｅｌ
ｌ中に設けてＣＭ　ＯＳ　構造とすれば更によくなる。

次に、第２の多結晶シリコン層からなる高抵抗素子の抵
抗値のバランス性について述べる。メモリセルの記憶ノ
ード容量を構成する主なものは、ゲート容量とＪ　ｕｎ
ｃｔｉｏｎ容量である。このうち、ゲート容量は電圧に
対し直線的な特性を示すが、Ｊ　ｕｎｃｔｌｎ容量は第
１１図に示す如く非直線的な特性を示し、電圧が低くな
る程ΔＣ／ΔＶが大となる。このため、メモリセルの記
憶ノードにα線による少数キャリアが注入された場合、
低い電圧部分では′１°レベルの低下が抑さえられる。

これにより、セルはα線により“１°、“０°のレベル
が接近した状態になる確立が高い。しかして、本発明の
半導体記憶装置のセルの場合、第２の多結晶シリコン層
からなる高抵抗素子３１．３２が直線形状で同一長さで
あるため、かかる高抵抗素子３１．３２の抵抗値のバラ
ンス性が良く、前記した“１″、“０”のレベルが接近
した状態からもとの安定した高い電圧の“１”レベルい
復帰できる。

次に、１例として、基板バイアス回路を使ったＮチャネ
ルスタティックＲＡＭの場合について、α線による従来
及び本発明の半導体記憶装置のセルのデータ復帰の状況
を第１２図を参照して説明する。なお、同図（Ａ）はα
線による従来の半導体記憶装置のセルのデータ復帰の状
況を、同図（Ｂ）はα線による本発明の半導体記憶装置
のセルのデータ復帰の状況を夫々示す特性図である。

また、図中の（イ）、（ロ）は°１”レベル、゛０°レ
ベルのα線による電圧変動を示す。同図（Ａ）において
、時刻Ｔ１でα線を受けると“１”レベルが時刻Ｔ２ま
で急激に下がり、時刻Ｔ３を経て、時刻Ｔ４で“１°及
び“０”レベルが交差してデータ破壊が生ずることが確
認できる。なお、同図（Ａ）で時刻Ｔ、〜Ｔ２における
曲線（イ）。

（ロ）は、フリップフロップノード容量のバランス性の
悪さ、α線の影響の受けやすさを示し、時刻１４前後の
同曲線（イ）、（ロ）は多結晶シリコン層からなる高抵
抗素子のバランス性の悪さを示している。−方、同図（
Ｂ）においては、時刻Ｔ１でα線を受けてもα線の影響
を受けにくく同図（Ａ）の場合と比べて“１”レベルは
やや緩やかに減少する。時刻Ｔ５における曲線（イ）。

（ロ）は略同様な電圧変動の状態でフリップフロップノ
ード容量のバランス性が良好であることを示し、時刻Ｔ
５以降の同曲線（イ）、（ロ）は多結晶シリコン層から
なる高抵抗素子のバランス性の良さを示している。この
ようなことから、本発明の半導体記憶装置のセルが、従
来の半導体記憶装置のセルの場合と比べて、ソフトエラ
ー、フリップフロップノード容量のバランス性及び高抵
抗素子のバランス性の点で優れていることが確認できる
。

以下に本発明の効果を箇条書きでまとめる。

（１）一対のドライバー用ＭＯ８トランジスタＱ！、Ｑ
２のドレイン領域　２９２　＋　　２９　Ｆ５　＋２９
６が互いに近接してしかも対向するように配置され、か
つそれらのソース領域２９．は連続して前記ドライバー
用ＭＯＳトランジスタ　ＱｌｌＱ２のドレイン領域２９
２．２９３．２９ｇ及びゲート電極２４．２５の三方向
を囲むように配置されているため、α線又は周辺回路か
ら発生する少数キャリアの影響を受けにくく、たとえ受
けても受は方にバランス性が有るのでメモリセルデータ
保持性能が従来と比べて優れている。

つまり、ドライバー用ＭＯＳトランジスタＱ２のドレイ
ン領域２９３はＶＳＳライン２７．ソース領域２９７及
び他方のＭＯＳトランジスタＱ１のドレイン領域２９２
の配線領域で４方向（矢印Ａ。

Ｂ、Ｃ，Ｄ）を囲まれているため、矢印Ａ、Ｂ。

Ｃ方向からのα線によって生じた少数キャリアはＶＳＳ
ライン２７及びソース領域２９７で遮断されるとともに
、矢印り方向からのα線によって生じた少数キャリアも
前記配線領域により遮断される。

これに対し、他方のＭＯＳトランジスタＱ１のドレイン
領域２９２はＶＳＳライン２７及びソース領域２９＋の
３方向で囲まれて、他は開放されているものの、その−
方向に対応するドレイン領域２９２はＶＳＳライン２７
に平行な極めて短い辺Ｘであるため、矢印り方向からの
α線によって生じた少数キャリアの吸収は少なくなる。

従って、−方のＭＯＳトランジスタＱ２のドレイン領域
２９３での少数キャリアの吸収率と他方のＭＯＳトラン
ジスタＱ、のドレイン領域２９２での少数キャリアの吸
収率はあまり差がなく、フリップフロップ回路の一方の
ノードが他方のノードに対して変動するのを抑制でき、
メモリデータ保持性能が優れる。

（２）マスク合せズレに対して一対のドラバ−用ＭＯＳ
トランジスタのコンダクタンス（ｇｍ）が変化せず、か
つゲート容量が不変のため、フリップフロップノード容
量のバランス性が良くメモリセルデータ保持性が良い。

（３）第２の多結晶シリコン層の一部からなる高抵抗素
子の抵抗値のバランス性が良いため、上記（１）で示し
たような影響を受けた場合でも元の状態に復帰すること
ができる。

なお、上記実施例ではｎチャネルの場合について述べた
が、これに限らず、ｐチャネルの場合についても同様の
効果が期待できる。また、例えばｎ型の半導体基板中に
形成されたｐ　−ｗｅｌｌ中にセルを設置すれば、メモ
リセルはｎチャネルのエンハンスメント／レジスタ構造
で、周辺回路はＣＭＯＳといったメモリシステムに容易
に応用できる。

［発明の効果］以上詳述した如く本発明によれば、素子の微細化が進ん
でフリップノードの容量が小さくなった場合でも、耐ソ
フトエラー性等が良好でデータ保持機能が優れていると
ともに、元のレベルの状態に復帰可能な半導体記憶装置
を提供できる。

【図面の簡単な説明】

第１図は従来の半導体記憶装置の等価回路図、第２図は
第１図図示の半導体記憶装置の平面図、第３図〜第８図
は本発明の一実施例の半導体記憶装置を製造工程順に示
す平面図、第９図は従来及び本発明の半導体記憶装置の
セルのデータホールド電圧に対する相対的なソフトエラ
ー速度の特性図、第１０図は従来の他の半導体記憶装置
のセルの平面図、第１１図は半導体記憶装置における電
圧とＪ　ｕｎｃｔｉｏｎ容量との関係を示す特性図、第
１２図（Ａ）は従来の半導体記憶装置のセルのデータ復
帰の状況を示す特性図、同図（Ｂ）は本発明の半導体記
憶装置のセルのデータ復帰の状況を示す特性図である。１１・・・フィールド領域、１２．１３・・・ドライバ
ー用ＭＯ８トランジスタＱ１．Ｑ２を作る領域、１４．
１５・・・番地選択用ＭＯ５トランジスタＱ３゜Ｑ４を
作る領域、１６・・・ドライバー用ＭＯ５トランジスタ
Ｑ１．Ｑ２の基準電位（Ｖ　ＳＳ）端となる領域、１７
〜１９・・・開孔部、２０・・・エツチング部、２１〜
２３・・・ダイレクトコンタクト部、２４　・・・ドラ
イバー用ＭＯＳトランジスタＱ１のゲート電極、２５・
・・ドライバー用ＭＯ８トランジスタＱ２のゲート電極
、２６・・・番地選択用ＭＯＳトランジスタＱ３．Ｑ４
の両方のゲート電極を兼ねる第１の多結晶シリコンパタ
ーン、２７・・・ソース領域取出し用の第１の多結晶シ
リコンパターン、２９１〜２９７・・・ｎ◆層、３０．
．３０２・・・第１のコンタクトホール、３１．３２・
・・高抵抗素子、３３・・・多結晶シリコン配線、３４
・・・語線（ＷＬ）　、３５ｓ　。３５２・・・第２のコンタクトホール、３６．３７・・
・データライン。出願人代理人　弁理士　鈴江武彦テ＝タネールド１Ｌ圧（ＶＯＨ）第　９　図第１０図第１１図

Claims

【特許請求の範囲】

一対のドライバー用ＭＯＳトランジスタの負荷素子とし
て多結晶シリコン抵抗が接続されたフリップフロップと
、その各ノードに接続された番地選択用ＭＯＳトランジ
スタとから構成されるメモリセルを半導体基板上にマト
リクス状に集積してなる半導体記憶装置において、一対
のドライバー用ＭＯＳトランジスタの夫々のドレイン領
域の少なくとも一部の対向面の方向がＶ＿Ｓ＿Ｓライン
に沿う方向と直交するように配列されるとともに、一対
のドライバー用ＭＯＳトランジスタのソース領域が互い
に一体化され該トランジスタのドレイン領域及びゲート
電極の三方を囲むように配列されていることを特徴とす
る半導体記憶装置。