JPH0419894A - エラスティックストア回路 - Google Patents
エラスティックストア回路Info
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- JPH0419894A JPH0419894A JP2123750A JP12375090A JPH0419894A JP H0419894 A JPH0419894 A JP H0419894A JP 2123750 A JP2123750 A JP 2123750A JP 12375090 A JP12375090 A JP 12375090A JP H0419894 A JPH0419894 A JP H0419894A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
口産業上の利用分野コ
本発明は、非同期で発生する書込／読出要求に対処して
書込／読出動作を行なうと共に、読出要求があった場合
に即座にデータを出力するエラスティックストア回路に
関し、特にＣＭＯＳ回路等の低消費電力回路に好適のエ
ラスティックストア回路に関する。
書込／読出動作を行なうと共に、読出要求があった場合
に即座にデータを出力するエラスティックストア回路に
関し、特にＣＭＯＳ回路等の低消費電力回路に好適のエ
ラスティックストア回路に関する。
［従来の技術］
従来、この種のエラスティックストア回路は、第５図に
示すように構成されている。
示すように構成されている。
即ち、クロック入力端子１を介して入力されるクロック
信号ＣＫは、Ｄ型フリップフロップ４、読出アドレスカ
ウンタ５及び書込アドレスカウンタ６の各クロック入力
端子Ｃ，ＣＬＫに入力されている。また、読出制御信号
入力端子２がら入力される読出制御信号ＲＣは、Ｄ型フ
リップフロップ４のデータ端子り及び読出アドレスカウ
ンタ５のカウント制御端子Ｃ０ＮＴに入力され、書込制
御信号入力端子３から入力される書込制御信号ＷＣは、
書込アドレスカウンタ６のカウント制御端子Ｃ０ＮＴに
入力されている。
信号ＣＫは、Ｄ型フリップフロップ４、読出アドレスカ
ウンタ５及び書込アドレスカウンタ６の各クロック入力
端子Ｃ，ＣＬＫに入力されている。また、読出制御信号
入力端子２がら入力される読出制御信号ＲＣは、Ｄ型フ
リップフロップ４のデータ端子り及び読出アドレスカウ
ンタ５のカウント制御端子Ｃ０ＮＴに入力され、書込制
御信号入力端子３から入力される書込制御信号ＷＣは、
書込アドレスカウンタ６のカウント制御端子Ｃ０ＮＴに
入力されている。
２つのアドレスカウンタ５．６から夫々出力される読出
アドレスＲＡＤ及び書込アドレスＷＡＤは、アドレスセ
レクタ７の選択入力端子Ａ、Ｂに夫々入力されている。
アドレスＲＡＤ及び書込アドレスＷＡＤは、アドレスセ
レクタ７の選択入力端子Ａ、Ｂに夫々入力されている。
一方、Ｄ型フリップフロップ４のＱ出力であるライトイ
ネーブル信号ＷＥがアドレスセレクタ７の選択制御端子
Ｓに供給されている。アートレスセレクタ７は、選択制
御端子Ｓのレベルが“Ｈ”のときに選択入力端子Ａ１つ
まり読出アドレスＲＡＤを選択し、選択制御端子Ｓのレ
ベルが“Ｌ Ｉｔのときに選択入力端子Ｂ１つまり書込
アドレスＷＡＤを選択する。そして、選択されたアドレ
スは、アドレスセレクタ７の出力端子Ｙから出力され、
ＲＡＭアドレスＡＤとしてＲＡＭ（ランダム・アクセス
・メモリ）８のアドレス入力端子ＡＤＲに与えられてい
る。
ネーブル信号ＷＥがアドレスセレクタ７の選択制御端子
Ｓに供給されている。アートレスセレクタ７は、選択制
御端子Ｓのレベルが“Ｈ”のときに選択入力端子Ａ１つ
まり読出アドレスＲＡＤを選択し、選択制御端子Ｓのレ
ベルが“Ｌ Ｉｔのときに選択入力端子Ｂ１つまり書込
アドレスＷＡＤを選択する。そして、選択されたアドレ
スは、アドレスセレクタ７の出力端子Ｙから出力され、
ＲＡＭアドレスＡＤとしてＲＡＭ（ランダム・アクセス
・メモリ）８のアドレス入力端子ＡＤＲに与えられてい
る。
このＲＡＭのクロック入力端子ＣＬＫには、クロック信
号ＣＫをインバータ９にて反転させたＲＡＭクロック信
号（メモリクロック信号）ＲＣＫが供給されている。ま
た、ＲＡＭ８の読出／書込制御端子Ｒ／Ｗには、Ｄ型フ
リップフロップ４からのライトイネーブル信号ＷＥが入
力されている。
号ＣＫをインバータ９にて反転させたＲＡＭクロック信
号（メモリクロック信号）ＲＣＫが供給されている。ま
た、ＲＡＭ８の読出／書込制御端子Ｒ／Ｗには、Ｄ型フ
リップフロップ４からのライトイネーブル信号ＷＥが入
力されている。
更に、ＲＡＭ８のデータ入力端子ＩＮには、データ入力
端子１０からの入力データＤＩが入力され、ＲＡＭ８の
データ出力端子ＯＵＴからは、出力データＤｏがデータ
出力端子１１に出力されるようになっている。
端子１０からの入力データＤＩが入力され、ＲＡＭ８の
データ出力端子ＯＵＴからは、出力データＤｏがデータ
出力端子１１に出力されるようになっている。
第６図は、この回路の動作を示すタイミング図である。
ＲＡＭ８は、通常、書込状態になっているが、読出制御
信号ＲＣが“Ｈ”レベルになると、Ｄ型フリップフロッ
プ４は、次のクロック信号ＣＫの立上がりで上記°“Ｈ
”レベルをラッチするので、ライトイネーブル信号ＷＥ
が立上がり、ＲＡＭ８は読出状態になる。このとき、読
出アドレスカウンタ５がカウントアツプして読出アドレ
スＲＡＤが更新される。ＲＡＭ８が読出状態になると、
アドレスセレクタ７で読出アドレスＲＡＤが選択され、
これがＲＡＭ８にＲＡＭアドレスＡＤとして与えられる
ので、ＲＡＭ８から対応するアドレスの出力データＤＯ
が読み出される。この読出は、ＲＡＭクロック信号ＲＣ
Ｋに従って行なわれる。
信号ＲＣが“Ｈ”レベルになると、Ｄ型フリップフロッ
プ４は、次のクロック信号ＣＫの立上がりで上記°“Ｈ
”レベルをラッチするので、ライトイネーブル信号ＷＥ
が立上がり、ＲＡＭ８は読出状態になる。このとき、読
出アドレスカウンタ５がカウントアツプして読出アドレ
スＲＡＤが更新される。ＲＡＭ８が読出状態になると、
アドレスセレクタ７で読出アドレスＲＡＤが選択され、
これがＲＡＭ８にＲＡＭアドレスＡＤとして与えられる
ので、ＲＡＭ８から対応するアドレスの出力データＤＯ
が読み出される。この読出は、ＲＡＭクロック信号ＲＣ
Ｋに従って行なわれる。
次のクロック信号ＣＫの立上がりで、Ｄ型フリップフロ
ップ４は読出制御信号ＲＣとして“Ｌ”レベルをラッチ
するので、ライトイネーブル信号ＷＥが立ち下がり、Ｒ
ＡＭ８が書込状態に戻る。
ップ４は読出制御信号ＲＣとして“Ｌ”レベルをラッチ
するので、ライトイネーブル信号ＷＥが立ち下がり、Ｒ
ＡＭ８が書込状態に戻る。
ＲＡＭ８が書込状態に戻ると、アドレスセレクタ７で書
込アドレスＷＡＤが選択され、これがＲＡＭ８にＲＡＭ
アドレスＡＤとして与えられる。これにより、ＲＡＭ８
の書込アドレスＷＡＤで指定された記憶領域には、デー
タ入力端子１０からの入力データＤＩが書き込まれる。
込アドレスＷＡＤが選択され、これがＲＡＭ８にＲＡＭ
アドレスＡＤとして与えられる。これにより、ＲＡＭ８
の書込アドレスＷＡＤで指定された記憶領域には、デー
タ入力端子１０からの入力データＤＩが書き込まれる。
この書込もＲＡＭクロック信号ＲＣＫに従って行なわれ
る。
る。
書込制御信号ＷＣが“Ｈ”レベルになると、次のクロッ
ク信号ＣＫの立上がりで書込アドレスカウンタ６がカウ
ントアツプして、書込アドレスＷＡＤが更新される。
ク信号ＣＫの立上がりで書込アドレスカウンタ６がカウ
ントアツプして、書込アドレスＷＡＤが更新される。
［発明が解決しようとする課題］
ところで、上述したエラスティックストア回路では、読
出／書込要求が非同期で発生し、しかも読出要求に対し
ては即座にデータを出力する必要がある。このため、従
来の回路では、メモリを動作させるためのメモリクロッ
ク信号ＲＣＫを、クロック信号ＣＫと同一周期に設定し
、いつ読出要求があっても即座にデータを読み出すこと
ができるように、ＲＡＭ８をクロック信号に同期させて
動作させている。このため、メモリの動作頻度が極めて
高く、余分な書込動作が頻繁に行なわれることにより、
消費電力を無駄に費やしてしまうという問題点があった
。
出／書込要求が非同期で発生し、しかも読出要求に対し
ては即座にデータを出力する必要がある。このため、従
来の回路では、メモリを動作させるためのメモリクロッ
ク信号ＲＣＫを、クロック信号ＣＫと同一周期に設定し
、いつ読出要求があっても即座にデータを読み出すこと
ができるように、ＲＡＭ８をクロック信号に同期させて
動作させている。このため、メモリの動作頻度が極めて
高く、余分な書込動作が頻繁に行なわれることにより、
消費電力を無駄に費やしてしまうという問題点があった
。
本発明はかかる問題点に鑑みてなされたものであって、
非同期で発生する読出／書込要求に対して何ら支障がな
い動作を行ないつつ、大幅な低消費電力化を図ることが
できるエラスティックストア回路を提供することを目的
とする。
非同期で発生する読出／書込要求に対して何ら支障がな
い動作を行ないつつ、大幅な低消費電力化を図ることが
できるエラスティックストア回路を提供することを目的
とする。
［課題を解決するための手段］
本発明に係るエラスティックストア回路は、読出制御信
号に基づきクロック信号に同期させて読出アドレスを更
新し出力する読出アドレスカウンタと、書込制御信号に
基づきクロック信号に同期させて書込アドレスを更新し
出力する書込アドレスカウンタと、前記読出制御信号に
従って前記読出アドレスカウンタから出力される読出ア
ドレスと前記書込アドレスカウンタから出力される書込
アドレスとを選択して出力するアドレスセレクタと、前
記読出制御信号によって読出状態又は書込状態に制御さ
れると共に前記アドレスセレクタで選択されたアドレス
を入力する読出書込メモリと、前記読出制御信号によっ
てその出力が特定の値にセットされ前記クロック信号に
よって分周動作を行なう分周手段と、この分周手段の出
力が前記特定の値のときに前記読出書込メモリを動作さ
せるメモリクロック信号を出力するメモリクロック出力
手段とを有することを特徴とする。
号に基づきクロック信号に同期させて読出アドレスを更
新し出力する読出アドレスカウンタと、書込制御信号に
基づきクロック信号に同期させて書込アドレスを更新し
出力する書込アドレスカウンタと、前記読出制御信号に
従って前記読出アドレスカウンタから出力される読出ア
ドレスと前記書込アドレスカウンタから出力される書込
アドレスとを選択して出力するアドレスセレクタと、前
記読出制御信号によって読出状態又は書込状態に制御さ
れると共に前記アドレスセレクタで選択されたアドレス
を入力する読出書込メモリと、前記読出制御信号によっ
てその出力が特定の値にセットされ前記クロック信号に
よって分周動作を行なう分周手段と、この分周手段の出
力が前記特定の値のときに前記読出書込メモリを動作さ
せるメモリクロック信号を出力するメモリクロック出力
手段とを有することを特徴とする。
［作用コ
本発明によれば、クロック信号によって分周手段が分周
動作を行ない、その出力値が特定の値になったときにメ
モリクロック出力手段がメモリクロック信号を出力する
。つまり、読出書込メモリを動作状態にするメモリクロ
ック信号は、クロック信号よりも長い周期で出力される
ので、読出書込メモリの動作率が制限され、メモリの消
費電力を大幅に抑制することができる。
動作を行ない、その出力値が特定の値になったときにメ
モリクロック出力手段がメモリクロック信号を出力する
。つまり、読出書込メモリを動作状態にするメモリクロ
ック信号は、クロック信号よりも長い周期で出力される
ので、読出書込メモリの動作率が制限され、メモリの消
費電力を大幅に抑制することができる。
また、本発明によれば、読出要求があると前記読出制御
信号によって前記分周手段の出力が前記特定の値にセッ
トされるようになっているので、読出要求があった場合
には、前記読出書込メモリから即座にデータを読み出し
て出力することができる。従って、読出／書込要求に対
して支障がない動作を確保することができる。
信号によって前記分周手段の出力が前記特定の値にセッ
トされるようになっているので、読出要求があった場合
には、前記読出書込メモリから即座にデータを読み出し
て出力することができる。従って、読出／書込要求に対
して支障がない動作を確保することができる。
［実施例コ
以下、添付の図面に基づいて本発明の実施例について説
明する。
明する。
第１図は本発明の第１の実施例に係るエラスティックス
トア回路の構成を示すブロック図である。
トア回路の構成を示すブロック図である。
なお、第１図において、第５図に示した従来の回路と同
一部分には同一符号を付し、重複する部分の説明は省略
する。
一部分には同一符号を付し、重複する部分の説明は省略
する。
この回路が第５図に示した従来の回路と異なる点は、Ｒ
ＡＭ８を駆動するＲＡＭクロック信号ＲＣＫを生成し出
力する手段にある。即ち、この実施例の回路では、クロ
ック信号ＣＫがアップカウンタ２１に入力されており、
このアップカウンタ２１の出力と、クロック信号ＣＫと
が４人力のＮＯＲゲート２２に入力され、ＮＯＲゲート
２２の出力がＲＡＭクロック信号ＲＣＫとしてＲＡＭ８
のクロック入力端子ＣＬＫに供給されている。
ＡＭ８を駆動するＲＡＭクロック信号ＲＣＫを生成し出
力する手段にある。即ち、この実施例の回路では、クロ
ック信号ＣＫがアップカウンタ２１に入力されており、
このアップカウンタ２１の出力と、クロック信号ＣＫと
が４人力のＮＯＲゲート２２に入力され、ＮＯＲゲート
２２の出力がＲＡＭクロック信号ＲＣＫとしてＲＡＭ８
のクロック入力端子ＣＬＫに供給されている。
なお、ここで書込要求と読出要求とが、共に２０クロッ
ク以上の間隔で出力されるものと仮定すると、アップカ
ウンタ２１には３ビツトのアップカウンタを使用するこ
とができる。即ち、アップカウンタ２１は、縦続接続さ
れた３段構成のＤ型フリップフロップ２フ、２８．２９
と、読出制御信号ＲＣを反転させるインバータ２３と、
このインバータ２３の出力によって各り型フリップフロ
ップ２７〜２９を強制的にリセットするためのＡＮＤゲ
ート２４，２５．２６と、上位ビットの桁上げタイミン
グを制御するＡＮＤゲート３１及びＥＸ−ＯＲ（排他的
論理和）ゲート３０．３２とから構成されている。
ク以上の間隔で出力されるものと仮定すると、アップカ
ウンタ２１には３ビツトのアップカウンタを使用するこ
とができる。即ち、アップカウンタ２１は、縦続接続さ
れた３段構成のＤ型フリップフロップ２フ、２８．２９
と、読出制御信号ＲＣを反転させるインバータ２３と、
このインバータ２３の出力によって各り型フリップフロ
ップ２７〜２９を強制的にリセットするためのＡＮＤゲ
ート２４，２５．２６と、上位ビットの桁上げタイミン
グを制御するＡＮＤゲート３１及びＥＸ−ＯＲ（排他的
論理和）ゲート３０．３２とから構成されている。
次にこのように構成された本実施例に係るエラスティッ
クストア回路の動作を説明する。
クストア回路の動作を説明する。
第２図はこの回路の動作を示すタイミング図である。
ＲＡＭ８は、通常、書込状態になっているが、読出制御
信号ＲＣが“Ｈ″レベルなると、Ｄ型フリップフロップ
４は、次のクロック信号ＣＫの立上がりで上記“８１ル
ベルをラッチするので、ライトイネーブル信号ＷＥが立
上がり、ＲＡＭ８は読出状態になる。このとき、読出ア
ドレスカウンタ５がカウントアツプして読出アドレスＲ
ＡＤは更新される。
信号ＲＣが“Ｈ″レベルなると、Ｄ型フリップフロップ
４は、次のクロック信号ＣＫの立上がりで上記“８１ル
ベルをラッチするので、ライトイネーブル信号ＷＥが立
上がり、ＲＡＭ８は読出状態になる。このとき、読出ア
ドレスカウンタ５がカウントアツプして読出アドレスＲ
ＡＤは更新される。
また、読出制御信号ＲＣが“Ｈ′”レベルになると、ア
ップカウンタ２１のインバータ２３及びＡＮＤＮＯゲー
ト２２６を介してＤ型フリップフロップ２７〜２９のデ
ータ端子りに“Ｌ″レベル供給されるので、これが次の
クロック信号ＣＫでラッチされ、アップカウンタ２１の
出力は“０”にリセットされる。このアップカウンタ２
１の出力は、クロック信号ＣＫによって順次歩進され、
６′７″″になると再び′０″に戻る。そして、アップ
カウンタ２１の出力が“ＯＩＩである期間だけ、クロッ
ク信号ＣＫの“Ｌ ＩＩレベルの期間に対応したＲＡＭ
クロック信号ＲＣＫが、ＮＯＲゲート２２からＲＡＭ８
に出力される。従って、ＲＡＭクロック信号ＲＣＫは、
クロック信号ＣＫの８倍の周期のパルス信号となる。
ップカウンタ２１のインバータ２３及びＡＮＤＮＯゲー
ト２２６を介してＤ型フリップフロップ２７〜２９のデ
ータ端子りに“Ｌ″レベル供給されるので、これが次の
クロック信号ＣＫでラッチされ、アップカウンタ２１の
出力は“０”にリセットされる。このアップカウンタ２
１の出力は、クロック信号ＣＫによって順次歩進され、
６′７″″になると再び′０″に戻る。そして、アップ
カウンタ２１の出力が“ＯＩＩである期間だけ、クロッ
ク信号ＣＫの“Ｌ ＩＩレベルの期間に対応したＲＡＭ
クロック信号ＲＣＫが、ＮＯＲゲート２２からＲＡＭ８
に出力される。従って、ＲＡＭクロック信号ＲＣＫは、
クロック信号ＣＫの８倍の周期のパルス信号となる。
このＲＡＭクロック信号ＲＣＫがＲＡＭ８に与えられる
と、ＲＡＭ８は、アドレスセレクタ７で選択された読出
アドレスＲＡＤで指定される記憶領域から出力データＤ
ｏを読み出し、これをデータ出力端子１１に出力する。
と、ＲＡＭ８は、アドレスセレクタ７で選択された読出
アドレスＲＡＤで指定される記憶領域から出力データＤ
ｏを読み出し、これをデータ出力端子１１に出力する。
次のクロック信号ＣＫの立上がりで、Ｄ型フリップフロ
ップ４は読出制御信号ＲＣとして“Ｌ”レベルをラッチ
するので、ライトイネーブル信号ＷＥが立ち下がり、Ｒ
ＡＭ８が書込状態に戻る。
ップ４は読出制御信号ＲＣとして“Ｌ”レベルをラッチ
するので、ライトイネーブル信号ＷＥが立ち下がり、Ｒ
ＡＭ８が書込状態に戻る。
ＲＡＭ８が書込状態に戻ると、アドレスセレクタ７で書
込アドレスＷＡＤが選択され、ＲＡＭ８にＲＡＭアドレ
スＡＤとして与えられる。これにより、ＲＡＭ８の書込
アドレスＷＡＤで指定された記憶領域に、データ入力端
子１０からの入力データＤＩが書き込まれる。この書き
込みも、アップカウンタ２１の出力が６“Ｏ”になる度
にＮＯＲゲート２２から出力されるＲＡＭクロック信号
ＲＣＫに従って行なわれる。
込アドレスＷＡＤが選択され、ＲＡＭ８にＲＡＭアドレ
スＡＤとして与えられる。これにより、ＲＡＭ８の書込
アドレスＷＡＤで指定された記憶領域に、データ入力端
子１０からの入力データＤＩが書き込まれる。この書き
込みも、アップカウンタ２１の出力が６“Ｏ”になる度
にＮＯＲゲート２２から出力されるＲＡＭクロック信号
ＲＣＫに従って行なわれる。
このように、本実施例の回路によれば、ＲＡＭクロック
信号ＲＣＫの出力周期を従来の８倍にしたので、ＲＡＭ
８の動作率が１／８に抑制され、消費電力も約１／８に
抑制することになる。
信号ＲＣＫの出力周期を従来の８倍にしたので、ＲＡＭ
８の動作率が１／８に抑制され、消費電力も約１／８に
抑制することになる。
なお、この実施例では、書込要求間隔及び読出要求間隔
を２０クロック以上とし、ＲＡＭクロック信号ＲＣＫの
周期を８クロツクとしたが、ＲＡＭクロック信号ＲＣＫ
の周期はこれに限定されるものではない。しかし、この
ＲＡＭクロック信号ＲＣＫの周期は、読出要求発生前後
に書き込みされないアドレスが発生するのを防止するう
えから、書込要求間隔及び読出要求間隔の１／２以下に
設定されていることが望ましい。
を２０クロック以上とし、ＲＡＭクロック信号ＲＣＫの
周期を８クロツクとしたが、ＲＡＭクロック信号ＲＣＫ
の周期はこれに限定されるものではない。しかし、この
ＲＡＭクロック信号ＲＣＫの周期は、読出要求発生前後
に書き込みされないアドレスが発生するのを防止するう
えから、書込要求間隔及び読出要求間隔の１／２以下に
設定されていることが望ましい。
また、この第１の実施例では、分周手段として計数値が
“８”の３ビツトのアップカウンタを使用したが、この
ように計数値が２のべき乗であると、カウンタの最適化
を図ることができる。また、第１の実施例では、アップ
カウンタを使用したが、ダウンカウンタでも同様に実現
することができる。
“８”の３ビツトのアップカウンタを使用したが、この
ように計数値が２のべき乗であると、カウンタの最適化
を図ることができる。また、第１の実施例では、アップ
カウンタを使用したが、ダウンカウンタでも同様に実現
することができる。
第３図は、本発明の第２の実施例に係るエラスティック
ストア回路のブロック図である。なお、第３図において
、第１図に示した第１の実施例と同一部分には同一符号
を付し、重複する部分の説明は省略する。
ストア回路のブロック図である。なお、第３図において
、第１図に示した第１の実施例と同一部分には同一符号
を付し、重複する部分の説明は省略する。
この実施例では、分周手段として先の実施例で使用した
３ビツトのアップカウンタ２１の代わりに、８ビツトの
リングカウンタ４１を使用している。リングカウンタ４
１は、クロック信号ＣＫによってラッチ動作を行なう縦
続接続された８段構成のＤ型フリップフロップ５１〜５
８と、読出制御信号ＲＣによってＤ型フリップフロップ
５１〜５８を強制的にリセットするためのＮＯＲゲート
４３〜４９及びＯＲゲート５０とから構成されている。
３ビツトのアップカウンタ２１の代わりに、８ビツトの
リングカウンタ４１を使用している。リングカウンタ４
１は、クロック信号ＣＫによってラッチ動作を行なう縦
続接続された８段構成のＤ型フリップフロップ５１〜５
８と、読出制御信号ＲＣによってＤ型フリップフロップ
５１〜５８を強制的にリセットするためのＮＯＲゲート
４３〜４９及びＯＲゲート５０とから構成されている。
リングカウンタ４１の出力はクロック信号ＣＫと共に２
人力のＮＯＲゲート４２に入力されている。そして、Ｎ
ＯＲゲート４２の出力がＲＡＭクロック信号ＲＣＫとし
てＲＡＭ８に供給されている。
人力のＮＯＲゲート４２に入力されている。そして、Ｎ
ＯＲゲート４２の出力がＲＡＭクロック信号ＲＣＫとし
てＲＡＭ８に供給されている。
第４図は、この回路の動作を示すタイミング図である。
この図に示すように、リングカウンタ４１の最終段の出
力は、８クロツクに１度“Ｌ゛レベルなるが、この“Ｌ
”レベル期間で、且つクロック信号ＧＫの°“ｌ、 Ｉ
Ｉレベル期間にＲＡＭクロック信号ＲＣＫがＲＡＭ８に
供給される。
力は、８クロツクに１度“Ｌ゛レベルなるが、この“Ｌ
”レベル期間で、且つクロック信号ＧＫの°“ｌ、 Ｉ
Ｉレベル期間にＲＡＭクロック信号ＲＣＫがＲＡＭ８に
供給される。
この実施例においても、先の実施例と同様、ＲＡＭ８の
動作率を１／８に抑制して、消費電力の低減を図ること
ができる。
動作率を１／８に抑制して、消費電力の低減を図ること
ができる。
［発明の効果コ
以上説明したように、本発明によれば、読出書込メモリ
を動作状態にするメモリクロック信号は、クロック信号
を分周して得られるものであるから、書込読出メモリの
動作率が制限され、メモリの消費電力をその分周率に応
じた割合まで抑制することができる。
を動作状態にするメモリクロック信号は、クロック信号
を分周して得られるものであるから、書込読出メモリの
動作率が制限され、メモリの消費電力をその分周率に応
じた割合まで抑制することができる。
また、本発明によれば、前記分周手段の出力が前記読出
制御信号によって前記特定の値にセットされるようにな
っているので、読出要求があった場合には、前記読出書
込メモリから即座にデータを読み出して出力することが
できる。
制御信号によって前記特定の値にセットされるようにな
っているので、読出要求があった場合には、前記読出書
込メモリから即座にデータを読み出して出力することが
できる。
従って、本発明によれば、非同期で発生する読出／書込
要求に対して何ら支障がない動作を行いつつ、回路の大
幅な低消費電力化を図ることができる。
要求に対して何ら支障がない動作を行いつつ、回路の大
幅な低消費電力化を図ることができる。
第１図は本発明の第１の実施例に係るエラスティックス
トア回路のブロック図、第２図は同回路の動作を示すタ
イミング図、第３図は本発明の第２の実施例に係るエラ
スティックストア回路のブロック図、第４図は第３図の
回路の動作を示すタイミング図、第５図は従来のエラス
ティックストア回路のブロック図、第６図は第５図の回
路の動作を示すタイミング図である。 １；クロック入力端子、２；読出制御信号入力端子、３
；書込制御信号入力端子、４．２７〜２９．５１〜５８
；Ｄ型フリップフロップ、５；読出アドレスカウンタ、
６；書込アドレスカウンタ、７；アドレスセレクタ、８
；ＲＡＭ、９，２３ ；インバータ、１０；データ入
力端子、１１；データ出力端子、２１；アップカウンタ
、２２．４２〜４９；ＮＯＲゲート、２４〜２Ｂ、３１
；ＡＮＤゲート、３０，３２；ＥＸ−ＯＲゲート、
４１；リングカウンタ、５０；ＯＲゲート
トア回路のブロック図、第２図は同回路の動作を示すタ
イミング図、第３図は本発明の第２の実施例に係るエラ
スティックストア回路のブロック図、第４図は第３図の
回路の動作を示すタイミング図、第５図は従来のエラス
ティックストア回路のブロック図、第６図は第５図の回
路の動作を示すタイミング図である。 １；クロック入力端子、２；読出制御信号入力端子、３
；書込制御信号入力端子、４．２７〜２９．５１〜５８
；Ｄ型フリップフロップ、５；読出アドレスカウンタ、
６；書込アドレスカウンタ、７；アドレスセレクタ、８
；ＲＡＭ、９，２３ ；インバータ、１０；データ入
力端子、１１；データ出力端子、２１；アップカウンタ
、２２．４２〜４９；ＮＯＲゲート、２４〜２Ｂ、３１
；ＡＮＤゲート、３０，３２；ＥＸ−ＯＲゲート、
４１；リングカウンタ、５０；ＯＲゲート
Claims (1)
- （１）読出制御信号に基づきクロック信号に同期させて
読出アドレスを更新し出力する読出アドレスカウンタと
、書込制御信号に基づきクロック信号に同期させて書込
アドレスを更新し出力する書込アドレスカウンタと、前
記読出制御信号に従って前記読出アドレスカウンタから
出力される読出アドレスと前記書込アドレスカウンタか
ら出力される書込アドレスとを選択して出力するアドレ
スセレクタと、前記読出制御信号によって読出状態又は
書込状態に制御されると共に前記アドレスセレクタで選
択されたアドレスを入力する読出書込メモリと、前記読
出制御信号によってその出力が特定の値にセットされ前
記クロック信号によって分周動作を行なう分周手段と、
この分周手段の出力が前記特定の値のときに前記読出書
込メモリを動作させるメモリクロック信号を出力するメ
モリクロック出力手段とを有することを特徴とするエラ
スティックストア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12375090A JP2661326B2 (ja) | 1990-05-14 | 1990-05-14 | エラスティックストア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12375090A JP2661326B2 (ja) | 1990-05-14 | 1990-05-14 | エラスティックストア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0419894A true JPH0419894A (ja) | 1992-01-23 |
| JP2661326B2 JP2661326B2 (ja) | 1997-10-08 |
Family
ID=14868390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12375090A Expired - Lifetime JP2661326B2 (ja) | 1990-05-14 | 1990-05-14 | エラスティックストア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661326B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110988649B (zh) * | 2019-11-22 | 2021-11-09 | 中国电子科技集团公司第五十八研究所 | 一种反熔丝型fpga编程波形产生电路及反熔丝检测方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061993A (ja) * | 1983-09-14 | 1985-04-09 | Nec Corp | 擬似スタティックメモリ |
| JPS6114597A (ja) * | 1984-06-29 | 1986-01-22 | 日本碍子株式会社 | 放射性廃棄物の溶融固化方法および装置 |
| JPH01140809A (ja) * | 1987-11-27 | 1989-06-02 | Oki Electric Ind Co Ltd | Ｃｍｏｓ型集積回路 |
| JPH0224712A (ja) * | 1988-07-14 | 1990-01-26 | Fujitsu Ltd | データ処理回路 |
-
1990
- 1990-05-14 JP JP12375090A patent/JP2661326B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061993A (ja) * | 1983-09-14 | 1985-04-09 | Nec Corp | 擬似スタティックメモリ |
| JPS6114597A (ja) * | 1984-06-29 | 1986-01-22 | 日本碍子株式会社 | 放射性廃棄物の溶融固化方法および装置 |
| JPH01140809A (ja) * | 1987-11-27 | 1989-06-02 | Oki Electric Ind Co Ltd | Ｃｍｏｓ型集積回路 |
| JPH0224712A (ja) * | 1988-07-14 | 1990-01-26 | Fujitsu Ltd | データ処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2661326B2 (ja) | 1997-10-08 |
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