JPS6061993A - 擬似スタティックメモリ - Google Patents
擬似スタティックメモリInfo
- Publication number
- JPS6061993A JPS6061993A JP58169774A JP16977483A JPS6061993A JP S6061993 A JPS6061993 A JP S6061993A JP 58169774 A JP58169774 A JP 58169774A JP 16977483 A JP16977483 A JP 16977483A JP S6061993 A JPS6061993 A JP S6061993A
- Authority
- JP
- Japan
- Prior art keywords
- timer
- cycle
- external clock
- timer circuit
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリに関する。
半導体メモリは微細加工技術の進歩と共に、集積度の向
上がなされてきた。特にダイナミックメモリではメモリ
セルの構造が簡単であるため、高集積化が可能であり、
低価格という利点がある。
上がなされてきた。特にダイナミックメモリではメモリ
セルの構造が簡単であるため、高集積化が可能であり、
低価格という利点がある。
ところがメモリセルがダイナミック回路であるためスタ
ンドバイ時にもメモリセルの内容をリフレッシュしなけ
ればならず外部コントロール系が複雑になるという欠点
がある。この欠点を改善するため、内部り７レツシ工回
路を内蔵し、スタンドバイ時には自動的にリフレッシュ
を行なう擬似スタティックメそりの開発が行なわれるよ
うになってきた。ところが従来の内部リフレッシュ回路
に用いられているタイマ回路はオシレータの出力を分周
しているためタイマ周期はプロセス的変動（トランジス
タの電流能力、容量値等）によシ大きく変動する。この
結果タイマ周期が一番長くなる場合でも、タイマ周期は
メモリセルのリフレッシュ周期よシも短かくすることが
必要であシ、通常の場合タイマ周期が必要以上に短かく
なシ、消費電力が大きくなる欠点があった。
ンドバイ時にもメモリセルの内容をリフレッシュしなけ
ればならず外部コントロール系が複雑になるという欠点
がある。この欠点を改善するため、内部り７レツシ工回
路を内蔵し、スタンドバイ時には自動的にリフレッシュ
を行なう擬似スタティックメそりの開発が行なわれるよ
うになってきた。ところが従来の内部リフレッシュ回路
に用いられているタイマ回路はオシレータの出力を分周
しているためタイマ周期はプロセス的変動（トランジス
タの電流能力、容量値等）によシ大きく変動する。この
結果タイマ周期が一番長くなる場合でも、タイマ周期は
メモリセルのリフレッシュ周期よシも短かくすることが
必要であシ、通常の場合タイマ周期が必要以上に短かく
なシ、消費電力が大きくなる欠点があった。
本発明の目的は上記の欠点を改善したメモリを提供する
ことにある。
ことにある。
本発明は、タイマ周期がプロセス的変動を受けないよう
、タイマ回路の入力又はタイマ回路の出力として外部り
四ツクを用い、消費電力を少なくすることを特徴とする
。
、タイマ回路の入力又はタイマ回路の出力として外部り
四ツクを用い、消費電力を少なくすることを特徴とする
。
以下図面を用いて詳細に説明する。
タイマ回路の従来例を第１図に示す。トランジスタＱｌ
−Ｑ６及び容量ＣＢ、Ｃ４からなるインバータ３段のオ
シレータ部と、トランジスタＱ７〜Ｑ９及び容ｉｃ１．
Ｃ２からなるチャージポンプ部と、トランジスタＱＩＯ
Ｉ Ｑｌｊからなる出力インバータ部で構成されている
。トランジスタＱ１１ＱｌｌＱ５１Ｑｔ、ＱｔｏはＰチ
ャネルトランジスタをトランジスタＱ２１Ｑ４１Ｑ６ｔ
Ｑ’、Ｑｅ、ＱｔｔはＮチャネルトランジスタを示す。
−Ｑ６及び容量ＣＢ、Ｃ４からなるインバータ３段のオ
シレータ部と、トランジスタＱ７〜Ｑ９及び容ｉｃ１．
Ｃ２からなるチャージポンプ部と、トランジスタＱＩＯ
Ｉ Ｑｌｊからなる出力インバータ部で構成されている
。トランジスタＱ１１ＱｌｌＱ５１Ｑｔ、ＱｔｏはＰチ
ャネルトランジスタをトランジスタＱ２１Ｑ４１Ｑ６ｔ
Ｑ’、Ｑｅ、ＱｔｔはＮチャネルトランジスタを示す。
オシレータ周期はトランジスタＱｌ−Ｑ６の電流能力及
び容量Ｃ３，０４の容量値のプロセス的ばらつき又タイ
マ分周回数はトランジスタＱ７〜Ｑ９のしきい値電圧及
び容量ＣＩ、Ｃ２のプロセス的ばらつきによシそれぞれ
変動する。
び容量Ｃ３，０４の容量値のプロセス的ばらつき又タイ
マ分周回数はトランジスタＱ７〜Ｑ９のしきい値電圧及
び容量ＣＩ、Ｃ２のプロセス的ばらつきによシそれぞれ
変動する。
この結果タイマ周期が一番長くなる場合でもタイマ周期
ハメモリセルのリフレッシュ周期よりも短かくする必要
があシ、通常の場合タイマ周期が必要以上に短かくな多
消費電力が大きくなる欠点があった。
ハメモリセルのリフレッシュ周期よりも短かくする必要
があシ、通常の場合タイマ周期が必要以上に短かくな多
消費電力が大きくなる欠点があった。
本発明の一実施例を第２図に示す。トランジスタＱ１２
＋ Ｑｔｓからなるバッフ７部とトランジスタＱ１〜
Ｑ９及び容量ＣＩ、Ｃ２からなるチャージポンプ部とト
ランジスタＱ＋ｏ、Ｑｌ＋からなる出力インバータ部で
構成されている。トランジスタＱ７ｔＱＩＯＩＱ＋２は
Ｐチャネルトランジスタ、トランジスタＱ８＋ Ｑｅ
、 Ｑｌｌ 、 Ｃ１３はＮチャネルトランジスタを示
す。バッフ７部は外部クロック（たとえばＷＥ）で駆動
され、第１図の場合に比べて、オシレータ周期のプロセ
ス的変動分だけ少なく寿っている。
＋ Ｑｔｓからなるバッフ７部とトランジスタＱ１〜
Ｑ９及び容量ＣＩ、Ｃ２からなるチャージポンプ部とト
ランジスタＱ＋ｏ、Ｑｌ＋からなる出力インバータ部で
構成されている。トランジスタＱ７ｔＱＩＯＩＱ＋２は
Ｐチャネルトランジスタ、トランジスタＱ８＋ Ｑｅ
、 Ｑｌｌ 、 Ｃ１３はＮチャネルトランジスタを示
す。バッフ７部は外部クロック（たとえばＷＥ）で駆動
され、第１図の場合に比べて、オシレータ周期のプロセ
ス的変動分だけ少なく寿っている。
他の実施例を第３図に示す。タイマ回路はＮビットカウ
ンタで構成されておシ、入力は外部クロックに接続され
ている。この場合タイマ周期は外部クロックの周期のＮ
倍であシ、プロセス的変動に影響されない。他の実施例
を第４図に示す・トランジスタＱ＋ｏ 、 Ｑ １１か
らなる出力インバータ部だけで構成されておシ、タイマ
周期は外部クロックの周期と同じであシ、′前記実施例
と同様プロセス的変動に影響されない。
ンタで構成されておシ、入力は外部クロックに接続され
ている。この場合タイマ周期は外部クロックの周期のＮ
倍であシ、プロセス的変動に影響されない。他の実施例
を第４図に示す・トランジスタＱ＋ｏ 、 Ｑ １１か
らなる出力インバータ部だけで構成されておシ、タイマ
周期は外部クロックの周期と同じであシ、′前記実施例
と同様プロセス的変動に影響されない。
以上本発明ではタイマ周期はプロセス的変動に影響され
ない又は少ししか影響されない。そのため、タイマ周期
を常にメモリセルのリフレッシュ周期に近いところに設
定することができ、消費電力を少なくすることが可能で
ある。
ない又は少ししか影響されない。そのため、タイマ周期
を常にメモリセルのリフレッシュ周期に近いところに設
定することができ、消費電力を少なくすることが可能で
ある。
以上０Ｍ０８回路の場合について説明したが、Ｎチャネ
ル又はＰチャネルトランジスタだけで構成することも可
能である。
ル又はＰチャネルトランジスタだけで構成することも可
能である。
第１図はタイマ回路の従来例を示す図１第２図を第３図
、第４図はそれぞれ本発明によるタイマ回路の実施例を
示す図である。 Ｑ＋ ＋Ｑ”＋Ｑ’＋Ｑ’＋Ｑ”＋Ｑ”−−−・−Ｐチ
ャネルトランジスタ、Ｑ２１Ｑ４１Ｑ６＊Ｑ’ｔＱ”ｓ
Ｑ”ｔＱｘト・・・・・Ｎチャネルトランジスタ、ＣＩ
Ｉ Ｃｇ ＠ Ｃａ。 Ｃ４・・・・・・容量、１・・・・・・Ｎビットカウン
タ、φ１・・・・・・内部クロック信号、ＷＥ・・・・
・・外部クロック思考、φ、・・・・・・タイマ出力信
号 代理人 弁理士 内 原 晋 第２目 泉３目 率４図
、第４図はそれぞれ本発明によるタイマ回路の実施例を
示す図である。 Ｑ＋ ＋Ｑ”＋Ｑ’＋Ｑ’＋Ｑ”＋Ｑ”−−−・−Ｐチ
ャネルトランジスタ、Ｑ２１Ｑ４１Ｑ６＊Ｑ’ｔＱ”ｓ
Ｑ”ｔＱｘト・・・・・Ｎチャネルトランジスタ、ＣＩ
Ｉ Ｃｇ ＠ Ｃａ。 Ｃ４・・・・・・容量、１・・・・・・Ｎビットカウン
タ、φ１・・・・・・内部クロック信号、ＷＥ・・・・
・・外部クロック思考、φ、・・・・・・タイマ出力信
号 代理人 弁理士 内 原 晋 第２目 泉３目 率４図
Claims (2)
- （１） タイマ回路、内部アドレスカウンタ及び内部り
フレッシュコントロールクロック発生回路を内蔵した擬
似スタティックメモリにおいて、前記タイマ回路を外部
クロックで駆動することを特徴とする擬似スタティック
メ□モリ。 - （２）外部クロックをタイマ回路の出力として用いるこ
とを特徴とする特許請求の範囲第（１）項に記載の擬似
スタティックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169774A JPS6061993A (ja) | 1983-09-14 | 1983-09-14 | 擬似スタティックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169774A JPS6061993A (ja) | 1983-09-14 | 1983-09-14 | 擬似スタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6061993A true JPS6061993A (ja) | 1985-04-09 |
| JPH0312394B2 JPH0312394B2 (ja) | 1991-02-20 |
Family
ID=15892610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169774A Granted JPS6061993A (ja) | 1983-09-14 | 1983-09-14 | 擬似スタティックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061993A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0253293A (ja) * | 1988-08-17 | 1990-02-22 | Sharp Corp | ダイナミックメモリ |
| JPH0419894A (ja) * | 1990-05-14 | 1992-01-23 | Nec Corp | エラスティックストア回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853085A (ja) * | 1981-09-22 | 1983-03-29 | Nec Corp | 擬似スタテイツク半導体メモリ |
-
1983
- 1983-09-14 JP JP58169774A patent/JPS6061993A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853085A (ja) * | 1981-09-22 | 1983-03-29 | Nec Corp | 擬似スタテイツク半導体メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0253293A (ja) * | 1988-08-17 | 1990-02-22 | Sharp Corp | ダイナミックメモリ |
| JPH0419894A (ja) * | 1990-05-14 | 1992-01-23 | Nec Corp | エラスティックストア回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0312394B2 (ja) | 1991-02-20 |
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