JPH04199332A - 割込制御装置 - Google Patents
割込制御装置Info
- Publication number
- JPH04199332A JPH04199332A JP33303790A JP33303790A JPH04199332A JP H04199332 A JPH04199332 A JP H04199332A JP 33303790 A JP33303790 A JP 33303790A JP 33303790 A JP33303790 A JP 33303790A JP H04199332 A JPH04199332 A JP H04199332A
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- JP
- Japan
- Prior art keywords
- interrupt request
- interrupt
- expansion
- controller
- expansion slot
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、既存の情報処理装置等に対して拡張スロット
の互換性を保ちながら、拡張スロット毎に独立した割込
要求線の割当も可能な割込制御装置に関する。
の互換性を保ちながら、拡張スロット毎に独立した割込
要求線の割当も可能な割込制御装置に関する。
（従来の技術）
従来、情報処理装置等においては機能の拡張等のための
拡張手段の一つとして拡張カードが使用されている。第
３図に示すように、従来の割込制御装置では、拡張カー
ドはコネクタである拡張スロット３７−１ないし３７−
１．２に挿入される。
拡張手段の一つとして拡張カードが使用されている。第
３図に示すように、従来の割込制御装置では、拡張カー
ドはコネクタである拡張スロット３７−１ないし３７−
１．２に挿入される。
全ての拡張スロット３７−１ないし３’１−１２は、各
種信号線ＩＲＱ３−７．９−１２．１４．１５によって
同しピン番号同士が相互に並列に接続され、またプログ
ラマブルインタラブトコントローラ（ＰＩＣＩ）３５に
も並列に接続されている。
種信号線ＩＲＱ３−７．９−１２．１４．１５によって
同しピン番号同士が相互に並列に接続され、またプログ
ラマブルインタラブトコントローラ（ＰＩＣＩ）３５に
も並列に接続されている。
割込要求線も拡張スロット間に並列に配線されている。
インクラブドコントローラ３５は割込要求線（ＩＮＴＲ
）３８によりＣＰ、Ｕ３１に接続されている。
）３８によりＣＰ、Ｕ３１に接続されている。
拡張スロットに拡張カードが挿入されると、拡張カード
の内容に応じてプログラマブルインクラフトコントロー
ラ３５が割込要求線３８を介してＣＰＵ３ ］に割込み
を行なう。ＣＰＵ３１はタイミング信号を発生するステ
ータス信号とアドレス指定するアドレス信号とをデコー
ダ３３に送り、デコーダ３３に必要なＩ１０ライトコマ
ンド（ＩＯＷＣＯ） 、Ｉ１０リードコマンド（ＩＯＲ
ＣＯ）、チップセレクトコマンド（Ｃ８Ｏ）及びプログ
ラマブルインタラブトコントローラコマンド（Ｃ９ＰＩ
ＣＩＯ）を発生させる。各コマンドは外部からのデータ
と共に装置本体に送られ実行される。これによって所定
の拡張機能が実行される。この従来の装置においては、
拡張カードが複数の拡張スロット３７−１ないし３７−
２のうちのどの拡張スロットに挿入されても同じ結果が
得られる。
の内容に応じてプログラマブルインクラフトコントロー
ラ３５が割込要求線３８を介してＣＰＵ３ ］に割込み
を行なう。ＣＰＵ３１はタイミング信号を発生するステ
ータス信号とアドレス指定するアドレス信号とをデコー
ダ３３に送り、デコーダ３３に必要なＩ１０ライトコマ
ンド（ＩＯＷＣＯ） 、Ｉ１０リードコマンド（ＩＯＲ
ＣＯ）、チップセレクトコマンド（Ｃ８Ｏ）及びプログ
ラマブルインタラブトコントローラコマンド（Ｃ９ＰＩ
ＣＩＯ）を発生させる。各コマンドは外部からのデータ
と共に装置本体に送られ実行される。これによって所定
の拡張機能が実行される。この従来の装置においては、
拡張カードが複数の拡張スロット３７−１ないし３７−
２のうちのどの拡張スロットに挿入されても同じ結果が
得られる。
（発明が解決しようとする課題）
従来、既存の情報処理装置等に使用される拡張カードと
の互換性を保つ必要から拡張スロットの各ビンについて
の信号線が変更できないこと及び信号線の数に制限があ
ることから、拡張スロットの数が多い場合には割込要求
線が拡張スロットの数より少なくなる。拡張スロットの
数が少ない場合でも、装置本体内の割込要求線が拡張ス
ロットの割込要求線と兼用されている場合には実際に拡
張スロワ（・て使用できる割込要求線が少なくなる。そ
のため、拡張カード毎に、つまり拡張スロット毎に独立
した固有の割込要求線を割当てようとすると割込要求線
が不足する。一方、拡張スロット毎に割込要求線を完全
に個別に配線した場合には、既存の装置の拡張スロット
に対して各拡張スロットの割込要求線の仕様が異なるた
めに、既存の装置上で拡張カードの内容を処理するソフ
トウェアの互換性がなくなってしまうという問題があっ
た。
の互換性を保つ必要から拡張スロットの各ビンについて
の信号線が変更できないこと及び信号線の数に制限があ
ることから、拡張スロットの数が多い場合には割込要求
線が拡張スロットの数より少なくなる。拡張スロットの
数が少ない場合でも、装置本体内の割込要求線が拡張ス
ロットの割込要求線と兼用されている場合には実際に拡
張スロワ（・て使用できる割込要求線が少なくなる。そ
のため、拡張カード毎に、つまり拡張スロット毎に独立
した固有の割込要求線を割当てようとすると割込要求線
が不足する。一方、拡張スロット毎に割込要求線を完全
に個別に配線した場合には、既存の装置の拡張スロット
に対して各拡張スロットの割込要求線の仕様が異なるた
めに、既存の装置上で拡張カードの内容を処理するソフ
トウェアの互換性がなくなってしまうという問題があっ
た。
そこで、本発明は、既存の装置の拡張スロットとの互換
性を維持し、かつ各拡張スロットに対して独立した割込
要求線を割当てることができる割込制御装置を提供する
ことを目的とする。
性を維持し、かつ各拡張スロットに対して独立した割込
要求線を割当てることができる割込制御装置を提供する
ことを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、上記課題を解決するために、複数の拡張スロ
ットに共通に接続される複数の共通割込要求手段と、各
拡張スロットに個別に接続される拡張スロット別の割込
要求手段と、前記複数の共通割込要求手段と前記拡張ス
ロット別の割込要求手段とに接続され、ＣＰＵからの指
示に基づいて共通の割込要求か拡張スロット別の割込要
求かを判断し前記ＣＰＵに割込みを行なう制御手段とを
具備している。
ットに共通に接続される複数の共通割込要求手段と、各
拡張スロットに個別に接続される拡張スロット別の割込
要求手段と、前記複数の共通割込要求手段と前記拡張ス
ロット別の割込要求手段とに接続され、ＣＰＵからの指
示に基づいて共通の割込要求か拡張スロット別の割込要
求かを判断し前記ＣＰＵに割込みを行なう制御手段とを
具備している。
（作用）
ＣＰＵはプログラムに従って命令を解釈し実行する。割
込切換回路はＣＰＵによって制御され、複数の拡張スロ
ットの独立した割込要求線からの割込要求信号を共通の
割込要求信号かあるいは各拡張スロットの独立した割込
要求信号か判断し、前記独立した割込要求線を第１のプ
ログラマブルインタラブトコントローラあるいは第２の
プログラマブルインタラブトコントローラに接続する。
込切換回路はＣＰＵによって制御され、複数の拡張スロ
ットの独立した割込要求線からの割込要求信号を共通の
割込要求信号かあるいは各拡張スロットの独立した割込
要求信号か判断し、前記独立した割込要求線を第１のプ
ログラマブルインタラブトコントローラあるいは第２の
プログラマブルインタラブトコントローラに接続する。
（実施例）
以下、本発明の割込制御装置の一実施例について図面を
参照して説明する。
参照して説明する。
第１図は本発明の割込制御装置の一実施例を示すブロッ
ク図である。この実施例では、割込切換回路（Ｉｎｔｅ
ｒｒｕｐｔ Ｒｅｑｕｅｓｔ ５ｅｌｅｃｔｏｒ−ＩＲ
８） ４とプログラマブルインタラブトコントローラ（
ＰＩＣ２）６とが新たに設けられている。複数の拡張ス
ロット７−１ないし７−１２の特定のビン番号に割当て
られた割込要求線ＩＲＱ１５が拡張スロット毎の独立し
た割込要求線として割込み切換回路４に接続されている
。１２本の割込要求線ＩＲＱ３−７． ９−１２．１４
は全ての拡張スロット７−１ないし７−１２に共通に並
列に接続され、プログラマブルインタラブトコントロー
ラ（ＰＩＣｌ）５にも並列に接続されている。実施例で
は、１２本の信号線ＩＲＱ３−７．９−１２．１４がノ
Ｌ通に配線されており、拡張スロットの数と同数である
。実際には、これらの１２本の信号線は装置本体の１１
例えばＦＤＣ，ＨＤＣ，ＫＢＣ，タイマ等の割込要求に
も使用されており、更に従来機の割込要求線との互換性
を保つために、拡張スロット及び本体共に一意的に分離
できない。インタラブドコントローラ５は割込要求線Ｉ
ＲＱ１５によって割込切換回路４に接続されている。イ
ンクラブドコントローラ６は各拡張スロット７−１ない
し７−１２に対応した信号線Ｓ１ないし８１．２によっ
て割込切換回路４に接続されている。インクラブドコン
トローラ６の割込出力ＩＮＴはインタラブドコントロー
ラ５に接続されている。割込切換回路４は、後述するよ
うに、全ての拡張スロットに共通の割込か各拡張スロッ
トに独立の割込かの切換を行なう。インタラブドコント
ローラ６は各拡張スロットにつまり各拡張カードに固有
の割込要求を処理する。割込切換回路４、インタラブド
コントローラ５及びインタラブドコントローラ６が制御
手段を構成する。インタラブｉ・コントローラ５は割込
要求線（ＩＮＴＲ）８によってＣＰＵＩに接続されてい
る。ＣＰＵＩには、リセット生成回路２、デコーダ３、
その他の装置が接続されている。情報処理装置ではＣＰ
ＵＩやプログラマブルインクラブトコントローラ５．６
等のデバイスの他に、メモリ、Ｉ１０装置等が必須であ
るが、第１図では省略しである。
ク図である。この実施例では、割込切換回路（Ｉｎｔｅ
ｒｒｕｐｔ Ｒｅｑｕｅｓｔ ５ｅｌｅｃｔｏｒ−ＩＲ
８） ４とプログラマブルインタラブトコントローラ（
ＰＩＣ２）６とが新たに設けられている。複数の拡張ス
ロット７−１ないし７−１２の特定のビン番号に割当て
られた割込要求線ＩＲＱ１５が拡張スロット毎の独立し
た割込要求線として割込み切換回路４に接続されている
。１２本の割込要求線ＩＲＱ３−７． ９−１２．１４
は全ての拡張スロット７−１ないし７−１２に共通に並
列に接続され、プログラマブルインタラブトコントロー
ラ（ＰＩＣｌ）５にも並列に接続されている。実施例で
は、１２本の信号線ＩＲＱ３−７．９−１２．１４がノ
Ｌ通に配線されており、拡張スロットの数と同数である
。実際には、これらの１２本の信号線は装置本体の１１
例えばＦＤＣ，ＨＤＣ，ＫＢＣ，タイマ等の割込要求に
も使用されており、更に従来機の割込要求線との互換性
を保つために、拡張スロット及び本体共に一意的に分離
できない。インタラブドコントローラ５は割込要求線Ｉ
ＲＱ１５によって割込切換回路４に接続されている。イ
ンクラブドコントローラ６は各拡張スロット７−１ない
し７−１２に対応した信号線Ｓ１ないし８１．２によっ
て割込切換回路４に接続されている。インクラブドコン
トローラ６の割込出力ＩＮＴはインタラブドコントロー
ラ５に接続されている。割込切換回路４は、後述するよ
うに、全ての拡張スロットに共通の割込か各拡張スロッ
トに独立の割込かの切換を行なう。インタラブドコント
ローラ６は各拡張スロットにつまり各拡張カードに固有
の割込要求を処理する。割込切換回路４、インタラブド
コントローラ５及びインタラブドコントローラ６が制御
手段を構成する。インタラブｉ・コントローラ５は割込
要求線（ＩＮＴＲ）８によってＣＰＵＩに接続されてい
る。ＣＰＵＩには、リセット生成回路２、デコーダ３、
その他の装置が接続されている。情報処理装置ではＣＰ
ＵＩやプログラマブルインクラブトコントローラ５．６
等のデバイスの他に、メモリ、Ｉ１０装置等が必須であ
るが、第１図では省略しである。
第２図は第１図の割込切換回路（ＩＲ３）４の構成を示
す回路図である。チップセレクト信号Ｃ８ＯとＩ１０ラ
イトコマンドｌ０ＷＣＯを二人力とするオア回路２０の
出力端はＤ型フリップフロップ２３−１ないし２３−１
２に入力され、リセット１８号ＲＥ Ｓ Ｅ Ｔ １は
インバータ２１を介してＤ’４Ｒフリップフロップ２３
−１ないし２３−１２のリセット端子Ｒに接続されてい
る。Ｄ型フリップフロップ２３−１ないし２３−１２の
Ｄ端子にはデータＤＯないしＤｌｌが接続され、出力端
子Ｑはアンド回路２４−１ないし２４−１２及びアンド
回路２５−１ないし２５−１．２の一方の入力端に接続
されている。アンド回路２４−１ないし２．４１１２の
他方の入力端には拡張スロット７−１ないし７−１２の
割込要求線ＩＲＱ１５が接続されている。アンド回路２
５−１ないし２５−１２の他方の入力端は夫々アンド回
路２４−１ないし２４−１．２の他方の入力端に接続さ
れており、アンド回路２５−１ないし２５−１２の出力
はプログラマブルインタラブトコントローラ６に接続さ
れている。アンド回路２４−１ないし２４−１２の出力
端は論理和ゲート２６の入力端に接続され、論理和ゲー
ト２６の出力端１コプログラマブルインタラブトコント
ローラ５に接続されている。
す回路図である。チップセレクト信号Ｃ８ＯとＩ１０ラ
イトコマンドｌ０ＷＣＯを二人力とするオア回路２０の
出力端はＤ型フリップフロップ２３−１ないし２３−１
２に入力され、リセット１８号ＲＥ Ｓ Ｅ Ｔ １は
インバータ２１を介してＤ’４Ｒフリップフロップ２３
−１ないし２３−１２のリセット端子Ｒに接続されてい
る。Ｄ型フリップフロップ２３−１ないし２３−１２の
Ｄ端子にはデータＤＯないしＤｌｌが接続され、出力端
子Ｑはアンド回路２４−１ないし２４−１２及びアンド
回路２５−１ないし２５−１．２の一方の入力端に接続
されている。アンド回路２４−１ないし２．４１１２の
他方の入力端には拡張スロット７−１ないし７−１２の
割込要求線ＩＲＱ１５が接続されている。アンド回路２
５−１ないし２５−１２の他方の入力端は夫々アンド回
路２４−１ないし２４−１．２の他方の入力端に接続さ
れており、アンド回路２５−１ないし２５−１２の出力
はプログラマブルインタラブトコントローラ６に接続さ
れている。アンド回路２４−１ないし２４−１２の出力
端は論理和ゲート２６の入力端に接続され、論理和ゲー
ト２６の出力端１コプログラマブルインタラブトコント
ローラ５に接続されている。
次に第１図及び第２図を参照して、本発明の動作につい
て詳細に説明する。
て詳細に説明する。
まず、イニシャライズ時の動作について説明する。イニ
シャライズ時にはリセット生成回路２によってリセット
信号ＲＥＳＥＴＩが“１′とされ、第２図のＤ型フリッ
プフロップ２３−１ないし２３−１２の出力Ｑが全て０
“とされる。このため、各拡張スロットの割込要求線Ｉ
ＲＱ１５はアンド回路２４を介して論理和ゲート２６に
接続され、全拡張スロット７−１ないし７−１２につい
て論理和をとるように装置がセットされる。
シャライズ時にはリセット生成回路２によってリセット
信号ＲＥＳＥＴＩが“１′とされ、第２図のＤ型フリッ
プフロップ２３−１ないし２３−１２の出力Ｑが全て０
“とされる。このため、各拡張スロットの割込要求線Ｉ
ＲＱ１５はアンド回路２４を介して論理和ゲート２６に
接続され、全拡張スロット７−１ないし７−１２につい
て論理和をとるように装置がセットされる。
つまり、イニシャライズ時には第３図の従来の装置と同
様にみなすことができ、拡張カードがどの拡張スロット
に挿入されても同一の拡張カードであれば同じ割込要求
線に同じ割込要求信号が現れる。
様にみなすことができ、拡張カードがどの拡張スロット
に挿入されても同一の拡張カードであれば同じ割込要求
線に同じ割込要求信号が現れる。
次に、通常の動作について説明する。拡張スロワｌ−７
−１ないし７−１２の割込要求線ＩＲＱ１５からの割込
要求ｆ５号は割込切換回路４に入力される。割込切換回
路４はＣＰＵＩからの句会に基づいて、各拡張スロット
の割込要求信号毎に、他の割込要求信号と論理和をとっ
てプログラマブルイノタラブトコントローラ５に入力す
べきが、アルイ１．を独立した割込要求信号としてプロ
グラマブルインタラブトコントローラ６に入力すべきが
選択する。論理和をとる場合には、他の割込要求信号も
論理和をとるように切換えられている。各拡張スロット
の独立した割込要求信号の場合には、インクラブドコン
トローラ６がインクラブドコントローラ５及び割込要求
線８を介してＣＰＵＩに割込みを行なう。
−１ないし７−１２の割込要求線ＩＲＱ１５からの割込
要求ｆ５号は割込切換回路４に入力される。割込切換回
路４はＣＰＵＩからの句会に基づいて、各拡張スロット
の割込要求信号毎に、他の割込要求信号と論理和をとっ
てプログラマブルイノタラブトコントローラ５に入力す
べきが、アルイ１．を独立した割込要求信号としてプロ
グラマブルインタラブトコントローラ６に入力すべきが
選択する。論理和をとる場合には、他の割込要求信号も
論理和をとるように切換えられている。各拡張スロット
の独立した割込要求信号の場合には、インクラブドコン
トローラ６がインクラブドコントローラ５及び割込要求
線８を介してＣＰＵＩに割込みを行なう。
今、デコーダ３がＣＰＵＩがらのステータス信号及びア
ドレス信号に基づいて、Ｉ１０ライトコマンドｌ ０Ｗ
ＣＯ及びチップセレクト信号ｃｓ。
ドレス信号に基づいて、Ｉ１０ライトコマンドｌ ０Ｗ
ＣＯ及びチップセレクト信号ｃｓ。
を共に“Ｏｏとじて出力し、更にＩ１０ライトコマンド
Ｉ ０ＷＣＯが“１゛に戻った場合には、ＣＰＵＩが出
力しているデータＤがＤ型フリップフロッゾ２３に取り
込まれる。例えばデータＤＯが“１′であると、Ｄ型フ
リップフロップ２３−１の出力が“１１となり、拡張ス
ロット７−１の割込要求信号がインタラブドコントロー
ラ６のＳ１端子へ供給される。表１は入力データＤとイ
ンタラブドコントローラの出力との関係を示している。
Ｉ ０ＷＣＯが“１゛に戻った場合には、ＣＰＵＩが出
力しているデータＤがＤ型フリップフロッゾ２３に取り
込まれる。例えばデータＤＯが“１′であると、Ｄ型フ
リップフロップ２３−１の出力が“１１となり、拡張ス
ロット７−１の割込要求信号がインタラブドコントロー
ラ６のＳ１端子へ供給される。表１は入力データＤとイ
ンタラブドコントローラの出力との関係を示している。
表 １
ＣＰＵＩからのデータＤによって拡張スロット７−１な
いし７−１２に対応するＤ型フリップフロップ２３−１
ないし２３−１２が設定され、各拡張スロット毎に割込
要求線ＩＲＱ１５を論理和ゲート２６を介してインタラ
ブドコントローラ５に接続したり、インタラブドコント
ローラ６に接続することができる。
いし７−１２に対応するＤ型フリップフロップ２３−１
ないし２３−１２が設定され、各拡張スロット毎に割込
要求線ＩＲＱ１５を論理和ゲート２６を介してインタラ
ブドコントローラ５に接続したり、インタラブドコント
ローラ６に接続することができる。
論理和をとる場合には、従来の装置の拡張カード用のソ
フトウェアと互換性が保たれる。
フトウェアと互換性が保たれる。
第１図では、インタラブドコントローラ５をマスターと
し、インタラブドコントローラ６をスレーブとして構成
したが、インクラブドコントローラ５及び６を個別にＣ
ＰＵＩに接続することもできる。また、第２図では、１
２個のＤ型フリップフロップ２３−１ないし２３−１２
が一括して設定されるように構成されるでいるため、設
定を変更するには全体を変更しなければならない。しか
し、メモリ（図示せず）上に変数を用意して予めＤ型フ
リップフロップ２３に設定する内容を記憶しておくこと
により、後に設定を変更する際に変更個所の内容だけを
参照してセットすることができる。また、アドレス指定
を変更して、１アドレスに対して１個のＤ型フリップフ
ロップのみを変更させるようにもてきる。この場合には
、アドレスが１２個必要となる。更に、ＣＰＵの命令に
よって、Ｄ型フリップフロップの内容を読み出すことが
できるようにすることもてきる。
し、インタラブドコントローラ６をスレーブとして構成
したが、インクラブドコントローラ５及び６を個別にＣ
ＰＵＩに接続することもできる。また、第２図では、１
２個のＤ型フリップフロップ２３−１ないし２３−１２
が一括して設定されるように構成されるでいるため、設
定を変更するには全体を変更しなければならない。しか
し、メモリ（図示せず）上に変数を用意して予めＤ型フ
リップフロップ２３に設定する内容を記憶しておくこと
により、後に設定を変更する際に変更個所の内容だけを
参照してセットすることができる。また、アドレス指定
を変更して、１アドレスに対して１個のＤ型フリップフ
ロップのみを変更させるようにもてきる。この場合には
、アドレスが１２個必要となる。更に、ＣＰＵの命令に
よって、Ｄ型フリップフロップの内容を読み出すことが
できるようにすることもてきる。
［発明の効果］
以上説明したように、本発明によれば、既存の情報処理
装置等に対して拡張スロットの互換性を保ちながら、新
たに拡張スロット毎に独立した割込要求線を設けること
ができる。その結果、割込要求線の数を増加することが
でき、また各拡張スロット毎に固有の拡張機能をもたせ
ることができる。
装置等に対して拡張スロットの互換性を保ちながら、新
たに拡張スロット毎に独立した割込要求線を設けること
ができる。その結果、割込要求線の数を増加することが
でき、また各拡張スロット毎に固有の拡張機能をもたせ
ることができる。
第１図は本発明の割込制御装置の一実施例を示すブロッ
ク図、第２図は第１図の割込切換回路Ｉの構成を示す回
路図、第３図は従来の割込制御装置を示すブロック図で
ある。 １．３１・・・ＣＰＵ、２．３２・・・リセット生成回
路、３，３３・・・デコーダ、４・・・割込切換回路、
５゜６．３５・・・プログラマブルインタラブトコント
ローラ、７，３７・・・拡張スロット、８・・・割込要
求線、２３・・・Ｄ型フリップフロップ、２６・・・論
理和ゲート。
ク図、第２図は第１図の割込切換回路Ｉの構成を示す回
路図、第３図は従来の割込制御装置を示すブロック図で
ある。 １．３１・・・ＣＰＵ、２．３２・・・リセット生成回
路、３，３３・・・デコーダ、４・・・割込切換回路、
５゜６．３５・・・プログラマブルインタラブトコント
ローラ、７，３７・・・拡張スロット、８・・・割込要
求線、２３・・・Ｄ型フリップフロップ、２６・・・論
理和ゲート。
Claims (1)
- 複数の拡張スロットに共通に接続される複数の共通割込
要求手段と、各拡張スロットに個別に接続される拡張ス
ロット別の割込要求手段と、前記複数の共通割込要求手
段と前記拡張スロット別の割込要求手段とに接続され、
ＣＰＵからの指示に基づいて共通の割込要求か拡張スロ
ット別の割込要求かを判断し前記ＣＰＵに割込みを行な
う制御手段とを具備することを特徴とする割込制御装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33303790A JPH04199332A (ja) | 1990-11-29 | 1990-11-29 | 割込制御装置 |
| EP91119772A EP0488036A1 (en) | 1990-11-29 | 1991-11-19 | Interrupt controller for expansion slots |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33303790A JPH04199332A (ja) | 1990-11-29 | 1990-11-29 | 割込制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199332A true JPH04199332A (ja) | 1992-07-20 |
Family
ID=18261566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33303790A Pending JPH04199332A (ja) | 1990-11-29 | 1990-11-29 | 割込制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0488036A1 (ja) |
| JP (1) | JPH04199332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179132A (ja) * | 2005-12-27 | 2007-07-12 | Sharp Corp | 割り込み制御装置、情報処理システム、及びそのプログラム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704806B1 (en) * | 1994-09-28 | 2001-01-24 | STMicroelectronics S.r.l. | Managing unit for interrupt channels in a microcontroller |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999521A (ja) * | 1982-11-29 | 1984-06-08 | Toshiba Corp | インタフエ−ス回路 |
| JPH03161854A (ja) * | 1989-11-21 | 1991-07-11 | Toshiba Corp | シリアルポート制御方式 |
-
1990
- 1990-11-29 JP JP33303790A patent/JPH04199332A/ja active Pending
-
1991
- 1991-11-19 EP EP91119772A patent/EP0488036A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179132A (ja) * | 2005-12-27 | 2007-07-12 | Sharp Corp | 割り込み制御装置、情報処理システム、及びそのプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0488036A1 (en) | 1992-06-03 |
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