JPH04237346A - マイクロプロセッサシステム - Google Patents
マイクロプロセッサシステムInfo
- Publication number
- JPH04237346A JPH04237346A JP3005462A JP546291A JPH04237346A JP H04237346 A JPH04237346 A JP H04237346A JP 3005462 A JP3005462 A JP 3005462A JP 546291 A JP546291 A JP 546291A JP H04237346 A JPH04237346 A JP H04237346A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- ram
- microprocessor system
- control
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ローカルコントロール
等に用いられるマイクロプロセッサとＲＯＭとＲＡＭか
らなるマイクロプロセッサシステムに係り、特に動作上
からレジスタに見えて外部Ｉ／Ｏを制御する役割を果た
す２ポートＲＡＭを有する小規模のマイクロプロセッサ
システムに関する。
等に用いられるマイクロプロセッサとＲＯＭとＲＡＭか
らなるマイクロプロセッサシステムに係り、特に動作上
からレジスタに見えて外部Ｉ／Ｏを制御する役割を果た
す２ポートＲＡＭを有する小規模のマイクロプロセッサ
システムに関する。
【０００２】マイクロプロセッサシステムで特にローカ
ルコントロール等のシステムでは、他の回路と同様に、
小形化、低コスト化される傾向にあるので、このため容
易に小規模化できる構成が必要とされている。
ルコントロール等のシステムでは、他の回路と同様に、
小形化、低コスト化される傾向にあるので、このため容
易に小規模化できる構成が必要とされている。
【０００３】
【従来の技術】第５図は従来のマイクロプロセッサシス
テムの構成を示すブロック図であり、図中の１はマイク
ロプロセッサ、２はＲＯＭ、３Ａはプログラム実行時の
ワーク用ＲＡＭ、４Ａは動作上からレジスタに見えてＩ
／Ｏ制御の役割を果たす２ポートＲＡＭ、５Ａはアドレ
スデコーダである。このシステムでは、４Ａのレジスタ
イメージのＩ／Ｏ制御の役割を果たす２ポートＲＡＭを
介して、外部とのインタフェースを取っている。
テムの構成を示すブロック図であり、図中の１はマイク
ロプロセッサ、２はＲＯＭ、３Ａはプログラム実行時の
ワーク用ＲＡＭ、４Ａは動作上からレジスタに見えてＩ
／Ｏ制御の役割を果たす２ポートＲＡＭ、５Ａはアドレ
スデコーダである。このシステムでは、４Ａのレジスタ
イメージのＩ／Ｏ制御の役割を果たす２ポートＲＡＭを
介して、外部とのインタフェースを取っている。
【０００４】
【発明が解決しようとする課題】第５図の従来のマイク
ロプロセッサシステムでは、ワーク用ＲＡＭ ３Ａ の
使用量が少ない場合は、該ワーク用ＲＡＭの容量を小さ
くして小形化、低コスト化に対応していた。しかしなが
ら、ワーク用ＲＡＭ ３Ａ とＩ／Ｏ制御の役割を果た
す２ポートＲＡＭ ４Ａ の２つのＲＡＭを使用するた
め、システムの回路規模が大きくなるという問題があっ
た。本発明の目的は従来のワーク用ＲＡＭ ３Ａ を使
用せず回路規模の小さなマイクロプロセッサシステムを
実現することにある。
ロプロセッサシステムでは、ワーク用ＲＡＭ ３Ａ の
使用量が少ない場合は、該ワーク用ＲＡＭの容量を小さ
くして小形化、低コスト化に対応していた。しかしなが
ら、ワーク用ＲＡＭ ３Ａ とＩ／Ｏ制御の役割を果た
す２ポートＲＡＭ ４Ａ の２つのＲＡＭを使用するた
め、システムの回路規模が大きくなるという問題があっ
た。本発明の目的は従来のワーク用ＲＡＭ ３Ａ を使
用せず回路規模の小さなマイクロプロセッサシステムを
実現することにある。
【０００５】
【課題を解決するための手段】この目的は、本発明の基
本構成を表す第１図の原理図を参照し、Ｉ／Ｏ制御の役
割を果たす一個の２ポートＲＡＭ ３に，従来のワーク
用ＲＡＭ ３Ａ の役目をも兼ねさせるようにした本発
明によって達成される。図中、１ はマイクロプロセッ
サ、２ はＲＯＭ、３はワーク用ＲＡＭとＩ／Ｏ制御の
役割を果す一個の２ポートＲＡＭ、４ はアドレスデコ
ーダである。
本構成を表す第１図の原理図を参照し、Ｉ／Ｏ制御の役
割を果たす一個の２ポートＲＡＭ ３に，従来のワーク
用ＲＡＭ ３Ａ の役目をも兼ねさせるようにした本発
明によって達成される。図中、１ はマイクロプロセッ
サ、２ はＲＯＭ、３はワーク用ＲＡＭとＩ／Ｏ制御の
役割を果す一個の２ポートＲＡＭ、４ はアドレスデコ
ーダである。
【０００６】マイクロプロセッサ１ からのチップセレ
クト（ＣＳ）とＩ／Ｏリクエスト（Ｉ／Ｏ ＲＥＱとの
論理和をとる回路５ を付加し、該回路の出力をアドレ
スデコーダ４ のイネーブル端子ＥＮに入力してデコー
ドする。そして、マイクロプロセッサ１ からワーク用
メモリとＩ／Ｏにアクセスする場合、アドレスデコーダ
の出力をアドレスとして同一の２ポートＲＡＭ ３に書
き込み読み出してアクセスするようにする。
クト（ＣＳ）とＩ／Ｏリクエスト（Ｉ／Ｏ ＲＥＱとの
論理和をとる回路５ を付加し、該回路の出力をアドレ
スデコーダ４ のイネーブル端子ＥＮに入力してデコー
ドする。そして、マイクロプロセッサ１ からワーク用
メモリとＩ／Ｏにアクセスする場合、アドレスデコーダ
の出力をアドレスとして同一の２ポートＲＡＭ ３に書
き込み読み出してアクセスするようにする。
【０００７】
【作用】本発明では、マイクロプロセッサ１ が必要と
するワーク用の領域と、レジスタとしてＩ／Ｏ制御用の
領域とを足し合わせた領域の容量をもつ２ポートＲＡＭ
３を使用するので、一個のＲＡＭで済む。よって、マ
イクロプロセッサシステムの回路の小規模化が図れる。 従来例では第３図の如くワーク用のメモリ領域とＩ／Ｏ
制御用のＩ／Ｏ領域とは物理的にも論理的にも分離して
いたものが、本発明では第４図の如く論理的には従来通
り分離していて物理的には同一領域となるため、第１図
の様に、マイクロプロセッサのチップセレクトＣＳとＩ
／ＯリクエストＩ／Ｏ ＲＥＱ との論理和をとる回路
５ の出力をアドレスデコーダ４ のイネーブル端子Ｅ
Ｎに入力しデコードすることにより、デコーダ出力のメ
モリ用領域のアドレスとＩ／Ｏ制御用の領域のアドレス
の配置が別位置である必要が満たされる。
するワーク用の領域と、レジスタとしてＩ／Ｏ制御用の
領域とを足し合わせた領域の容量をもつ２ポートＲＡＭ
３を使用するので、一個のＲＡＭで済む。よって、マ
イクロプロセッサシステムの回路の小規模化が図れる。 従来例では第３図の如くワーク用のメモリ領域とＩ／Ｏ
制御用のＩ／Ｏ領域とは物理的にも論理的にも分離して
いたものが、本発明では第４図の如く論理的には従来通
り分離していて物理的には同一領域となるため、第１図
の様に、マイクロプロセッサのチップセレクトＣＳとＩ
／ＯリクエストＩ／Ｏ ＲＥＱ との論理和をとる回路
５ の出力をアドレスデコーダ４ のイネーブル端子Ｅ
Ｎに入力しデコードすることにより、デコーダ出力のメ
モリ用領域のアドレスとＩ／Ｏ制御用の領域のアドレス
の配置が別位置である必要が満たされる。
【０００８】
【実施例】第２図は本発明の一実施例のマイクロプロセ
ッサシステムのブロック図である。図中、１はマイクロ
プロセッサ、２はＲＯＭ、３は２ポートＲＡＭ、４はア
ドレスデコーダ、５はオア回路であって， 負入力のア
ンドゲートである。この実施例では、２ポートＲＡＭ
３が、マイクロプロセッサ１ の１６ビットデータのワ
ーク用のメモリ領域を提供するとともに、８ ビットデ
ータのレジスタイメージのＩ／Ｏ制御の役割をも兼ねて
、該２ポートＲＡＭ ３を介して外部とのインタフェー
スをとる。 この実施例によれば、使用されるＲＡＭが２ポートＲＡ
Ｍ ３の一つで済むので、マイクロプロセッサシステム
の回路規模を従来より小さくすることが出来るし、また
使用するメモリデバイスの数が少ないためアドレスデコ
ーダも小さく出来る。
ッサシステムのブロック図である。図中、１はマイクロ
プロセッサ、２はＲＯＭ、３は２ポートＲＡＭ、４はア
ドレスデコーダ、５はオア回路であって， 負入力のア
ンドゲートである。この実施例では、２ポートＲＡＭ
３が、マイクロプロセッサ１ の１６ビットデータのワ
ーク用のメモリ領域を提供するとともに、８ ビットデ
ータのレジスタイメージのＩ／Ｏ制御の役割をも兼ねて
、該２ポートＲＡＭ ３を介して外部とのインタフェー
スをとる。 この実施例によれば、使用されるＲＡＭが２ポートＲＡ
Ｍ ３の一つで済むので、マイクロプロセッサシステム
の回路規模を従来より小さくすることが出来るし、また
使用するメモリデバイスの数が少ないためアドレスデコ
ーダも小さく出来る。
【０００９】
【発明の効果】以上説明した如く、本発明によれば、プ
ログラム実行時のワーク用ＲＡＭと， レジスタイメー
ジのＩ／Ｏ制御用ＲＡＭの役割を兼ねる２ポートＲＡＭ
を，一つのＲＡＭに纏められるため、メモリデバイス数
が減り、アドレスデコーダの負担が減って、マイクロプ
ロセッサシステムの回路の小規模化， 低コスト化が図
れる効果が得られる。
ログラム実行時のワーク用ＲＡＭと， レジスタイメー
ジのＩ／Ｏ制御用ＲＡＭの役割を兼ねる２ポートＲＡＭ
を，一つのＲＡＭに纏められるため、メモリデバイス数
が減り、アドレスデコーダの負担が減って、マイクロプ
ロセッサシステムの回路の小規模化， 低コスト化が図
れる効果が得られる。
【図１】 本発明のマイクロプロセッサシステムの基
本構成を示す原理図、
本構成を示す原理図、
【図２】 本発明の実施例のマイクロプロセッサシス
テムのブロック図、
テムのブロック図、
【図３】 従来例の論理的なメモリ領域と物理的領域
の図、
の図、
【図４】 本発明の実施例における論理的なメモリ領
域と物理的領域の図、
域と物理的領域の図、
【図５】 従来のマイクロプロセッサシステムのブロ
ック図である。
ック図である。
１はマイクロプロセッサ、２はＲＯＭ、３は２ポートＲ
ＡＭ、４はアドレスデータ、５は論理和回路である。
ＡＭ、４はアドレスデータ、５は論理和回路である。
Claims (1)
- 【請求項１】 マイクロプロセッサ１ とＲＯＭ２
と２ポートＲＡＭ３ からなり外部Ｉ／Ｏを制御するマ
イクロプロセッサシステムにおいて、該マイクロプロセ
ッサからのアドレスとＩ／Ｏ制御信号（Ｉ／ＯＲＥＱ）
との論理和をとる回路５ を具え、該回路の出力をデコ
ードし前記２ポートＲＡＭのデータのアドレスとするこ
とにより， レジスタイメージのＩ／Ｏ制御の役割をす
る一つの２ポートＲＡＭ３ がマイクロプロセッサ１
のプログラム実行時のワーク用ＲＡＭをも兼ねることを
特徴としたマイクロプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005462A JPH04237346A (ja) | 1991-01-22 | 1991-01-22 | マイクロプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005462A JPH04237346A (ja) | 1991-01-22 | 1991-01-22 | マイクロプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237346A true JPH04237346A (ja) | 1992-08-25 |
Family
ID=11611898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005462A Withdrawn JPH04237346A (ja) | 1991-01-22 | 1991-01-22 | マイクロプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237346A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998036333A1 (de) * | 1997-02-13 | 1998-08-20 | Siemens Aktiengesellschaft | Steuergerät, insbesondere für den einsatz in einem kraftfahrzeug |
| KR100344217B1 (ko) * | 2000-07-04 | 2002-07-20 | 주식회사 케이이씨메카트로닉스 | 듀얼포트 메모리를 이용한 통신 인터페이스회로 |
| US8764005B2 (en) | 2012-04-27 | 2014-07-01 | Seiko Epson Corporation | Recording medium feeding device and recording apparatus |
-
1991
- 1991-01-22 JP JP3005462A patent/JPH04237346A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998036333A1 (de) * | 1997-02-13 | 1998-08-20 | Siemens Aktiengesellschaft | Steuergerät, insbesondere für den einsatz in einem kraftfahrzeug |
| KR100344217B1 (ko) * | 2000-07-04 | 2002-07-20 | 주식회사 케이이씨메카트로닉스 | 듀얼포트 메모리를 이용한 통신 인터페이스회로 |
| US8764005B2 (en) | 2012-04-27 | 2014-07-01 | Seiko Epson Corporation | Recording medium feeding device and recording apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |