JPS5960658A - 論理機能を備えた半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、論理演算機能を持たせた新規な半導体記憶装
置に関する。

技術の背景 従来の半導体記憶装置（以下単にメモリと称する）は単
体では情報を記憶する機能だけしか有していない。この
為ＡＮＤ、ＯＲなどの簡単な論理演算を行うにも■メモ
リからＣＰＵへ情報を送る、■ＣＰＵで演算を行う、■
その結果をメモリに書き込む、という動作が必要である
。

従来技術と問題点 第１図は従来のメモリを使用したＣＰＬＪシステムの構
成図で、１はＣＰＵ　（中央処理装置）、２は多数ある
メモリの１つ（ここでは１チツプのメモリを指す）、３
はリード、ライト制御線、４はアドレスバス、５はデー
タバスである。このシステムでは記憶データにＡＮＤ、
ＯＲ等の簡易な論理演算をする場合でも、ｃｐｕｉから
メモリ２ヘアドレスハス４を通してアドレスを与えそし
て制御線３を通してリート命令を出して該当番地のデー
タを８売出し、それを■／○ボートからテ゛−タノ＼ス
５を通してＣＰＵＩに取込んだ上必要な論理演算をなし
、その結果を再びデータバス５を通してメモリ２へ送り
制御線３を介してライト命令を与えて書込むという動作
が必要となる。そして、この３つの動作（メモリからの
読出し、演嘗、メモリー・の沓込ゐ）全てにＣＰＵＩは
関与しなければならない。このようになるのもメモリ２
は単純に記憶するだけで、演算機能などは全くないから
である。

第２図は１ナツプのメモリ２の内部構成で、２１は多数
のメモリセル（ダイナミック型またはスタティック型セ
ル）をマトリクス状に配列したセルアレイ、２２はロー
（ＲＯＷ）デコーダ、２３は入出力ゲート、２４はコラ
ムデコーダ、２５は第１図のアドレス指定４からのアド
レスを取込むアドレスバッファ、２６は制御線３からの
り−１、ライト指示信号Ｒ／Ｗを受けるり−１、ライト
のコントじＪ−ラ、２７はＩ１０ボートにつながる外部
のデータバス５とＩ１０ゲート２３につながる内部のデ
ータバス５ａとの間に介在する出力Ｂ・ノファ、２８は
書込め時に使用される沓込めバッファである。

ＣＰＵＩからのアドレスがアトレスバッファ２５に与え
られると、その上位と下位か分４＋１されてデコーダ２
２．２４に入力し、該当するセルが選択される。そして
読出し時には該当セルのテークはＩ１０ゲート２３、テ
ークハス５ａ、出カバソファ２７、Ｉ１０ボートを通し
てデータバス５に出力され、ＣＰＵＩに取込まれる。書
込め時にはＩ１０ボートを通して入力したテークが書込
みバッファ２８、データバス５ａ、Ｉ１０ケ−１−２３
を通して該当するセルに連込まれる。このときもアトレ
スバッファ２５に所要とするアドレスを与えるのは勿論
であり、また読出しと書込みはコンＩ−ローラ２Ｇによ
るバッファ２７．２８の選択で切り換えられる。

発明の目的 本発明は、メモリ側に１メモリサイクルで実行できる簡
易な演算１幾能を持たせることにより、ＣＰ（Ｊ側の負
担を軽減し、目、つ処理時間を短縮しようとするもので
ある。

発明の構成 本発明は、多数のメモリセルをマトリクス状に配列した
セルアレイと、該セルアレイへのデータの書込み、読出
しに必要な周辺回路とを１チツプに集積化してなる半導
体記憶装置において、各種の論理機能を備えるロジック
回路と、該セルアレイから読出されたデータ、又は外部
から与えられたデータを用いて論理演算をなすことを該
ロジック回路に指示するＩコシ、クコントローラとを備
え、そして外部から該セルアレイの選択に必要なアドレ
ス、該ロジック回路の演算に必要なデータ、および該ロ
ンツクコンＩ・ローラが該ロジック回路を制御する上で
必要な情報を同時に与えることにより、１メモリザイク
ルで該セルアレイ中のアドレス指定されたセルに該ロジ
ック回路の演算結果を書込むか又Ｌｔｌ算結果を読出す
ようにしてなることを特徴とするが、以下図示の実施例
を参照しながらこれを詳細に説明する。

発明の実施例 第３図および第４図は本発明の一実施例を示す構成図で
、前述した各部と同一部分には同一符号が付しである。

本例のメモリ２は第４図の構成をとるため、ＣＰＵ　Ｉ
との間には第３図のようにロジックハス６を新設する必
要がある。第４図で追加した構成４．１破線枠内のデー
タレジスタ２９、ロジック回路３０およびロジックコン
トローラ３１である。データレジスタ２９にはセルアレ
イ２１から前回読出したデータＡが格納されている。ロ
ジック回路３０ばｌステップの命令で実行できる簡易な
演算機能（後述する）を備えており、そのデータ入力は
レジスタ２９からの前回データＡ、セルアレイ２１から
新たに読出された今回テークＢ、そしてｃｐｕｉ側から
与えられる外部データＣである。ロン・ツクコントロー
ラ３１ばロジックハス６の内容により、ロジック回路３
０に対しどのデータに関し如何なる演算をするかの指示
を与える。

そしてロジック回路３０による演算結果は書込みバッフ
ァ２８、Ｉ１０ゲーｊ・２３を通してセルアレイ２１へ
書込まれる。

本例のメモリ２はロジックバス６に接続される５　ＨＩ
Ｉｔのｌ］ソック端子１−　Ｉ−Ｌ　５を備え、月つＩ
、１〜１．３が１１（ハイ）　、Ｌ　（ロー）の糾合せ
て表１の各種論理を指示し、またＬ４．Ｌ５がＨ，１，
、の糾合・Ｕで表２のデータ種類を指示することを想定
している。但し９、表１の論理種類ＮＯはロジック回路
３０をスルーにして通糸′動作するために必要とするも
のである。

表　　１ 表　　２ 従って、例えばＬ　１＝Ｉ−、Ｉ−２＝１．−３　＝Ｌ
、ａ　＝　Ｌ５−Ｈであればセルアレイ２１から今回読
出したデータＢとＣＰＵＩから与えたデータＣとのアン
１’（ＡＮＩＴ））をとれ、という指示内容になる。こ
のとき演算結果は今回データＢを続出した同しアドレス
に書込むようにし、あくまで１メモリザイクルで全ての
動作が完了するようにする。このよ゛うにするとＣＰＵ
Ｉはメモリ２に対し選択すべきセルのアドレス、および
外部データＣ８さらには論理演算内容の指示を同時に与
えてしまうだけで、以後は他の処理を行うことができる
ので処理時間は１／３に短縮される。尚、セルアレイ２
１から今回データＢ）ｃ読出さないＬ　ａ　＝Ｉ−，Ｌ
　５−ＨのケースではＣＰＵＩから与えるアドレスは演
算結果を書込むセルを指示する。またセルアレイ２１か
ら今回データＢを続出して／ｉ１算する場合も、ＣＰし
川からの指示子−トはあくまでライト（書込め）にして
出カバソファ２７をオフ、書込みバッファ２８をオンに
しておく。従って、セルアレイ２１に対しては１メモリ
サイクルの前半がデータＩ３の続出し、そして後半が演
算結果の書込みということになる。この場合、書込みバ
ッファ２８か活性化されるまでに時間遅れがあり、その
間に今。

回データＢか１コシツク回路３ｏに取込まれてしまうと
いう性質を利用するので、特にタイミング制御等をする
必要はない。またデータレジスタ２９はンフ］〜レシス
クの様なものであるから、その内容が今回データＢに変
るまでの間、前回データ八を１コツツク回路３０に与え
ておくことが可能である。１コシツク回路３０は各種ケ
−１・頬の集合であり、その経路がコン１−ローラ３】
の出力です」換えられて所望の／Ｊｉｉ勢をなす。この
場合、ロジック回路３０内にもレノスタを設け、且つコ
ントローラ３１がＣＩ）　ｔＪ　１から受けた命令をデ
コートしてロジック回路３０に複数ステップの指示を与
えれば、より複雑な演算も可能となる。

第５図は本発明の他の実施例で、出カバソファ２７へ入
力場るデータもロジック回路３０を経由するようにした
点が第４図と異なる。図示の例ではＩ１０端子がＩｎと
Ｑｕｔに分離されているが、これはＩｌｏの制御端子を
設けることで共通化できる（グイナミソクメモリでは既
にそのようになっている）。本例のメモリ２はライトモ
ード時のみならず、リードモード時にもロジ・ツク回路
３０の演算機能を利用できる。リー］−モード時には書
込みバッファ２８はオフであるから演算結果を当該セル
アレイに書込むことはできない。しかし、その演算結果
を出カバソファ２７から他のメモリに与えることはでき
るので、ごれによりＣＰＵＩを経由−Ｕずにメモリ相互
間でデータ（演算結果）のやりとりが可能となる。

本実施例及び、第４図、第５図に示されているデータレ
ジスタＤＡＴＡ　　ＲＥＧ　　２９は本発明の）−目的
（こは必ずしも必要な機能ではない。データレジスタが
無い場合には表２で示された演算対象のデータの中てＬ
ａ＝Ｌｓ＝Ｈの場合すなわち、今回読め出したデータと
外部データとの／ｉＭ算を行・うのめである。この機能
だけでもＣＰＵを介さず１メモリ男イクルで演算結果を
書き込み又は読み出しが可能であり、本発明の主目的は
達成できる。

発明の効果 以上述べたように本発明によれば、１回の演算に関し従
来必要であった３ステツプの動作（リート、演算、う（
＋１が１ステツプの動作で足りるので、システム全体の
スピードが３倍に向上する利点がある。このためコンピ
ュータによる画像処理のように、多量のデータをメモリ
内に記憶し、そのデータを短時間内に処理して更新する
ようなシステムに極めて有用である。

【図面の簡単な説明】

第１図は従来のメモリを用いたシステムの構成図、第２
Ｕ２ＪＤ、１従来のメモリの構成図、８３図は本発明に
（系るメモリを用いたシステムの構成図、第４図および
第５図は本発明の異なる実施例を示すメモリの構成図で
ある。 図中、１は中央処理装置（ＣＰｔＪ）　、２はメモリ、
３はリード、ライ１〜制御線、４はアドレスバス、５は
データバス、６はロジックハス、２１はセルアレイ、２
２〜２８は周辺回路、２９はデータ八ソファ、３０はロ
ジック回路、３Ｘはｌコシツクコントローラである。 出願人　富士通株式会社 代理人弁理士　　青　　柳　　　　稔

Claims (1)

【特許請求の範囲】
1. 多数のメモリセルをマトリクス状に配列したセルアレイ
   と、該セルアレイへのデータの書込み、続出しに必要な
   周辺回路とを１チツプに集積化してなる半導体記憶装置
   において、各種の論理機能を備えるロジ、り回路と、該
   セルアレイから読出されたデータ、又は外部から与えら
   れたデータを用いて論理演算をなすことを該ロジック回
   路に指示するロジックコントローラとを備え、そして外
   部から該セルアレイの選択に必要なアドレス、該ロジッ
   ク回路の演算に必要なデータ、および該ロジックコン（
   ・ローラが該ロジック回路を制御する−にで泊・要な情
   報を同時に与えることにより、１メモリザイクルで該セ
   ルアレイ中のアドレス指定されたセルに該ロジック回路
   の演算結果を書込むか又は演算結果を読出ずようにして
   なることを特徴とする、論理機能を備えた半導体記憶装
   置。