JPH04199427A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ処理装置に関し、とくにデータ処理装
置において複数のマイクロコード処理部をもつ場合の制
御方式に関する。

従来の技術 以下、従来のデータ処理装置について説明する。

第２図は従来のデータ処理装置の構成を示すブロック図
である。

図に示す第１のマイクロコード処理部５において、１は
マイクロプログラムを格納する第１のマイクロプログラ
ム制御記憶部、２は第１のアドレス生成部で、第１のマ
イクロプログラム制御記憶部１ヘアドレスを出力する。

３は第１のマイクロプログラム制御記憶部１の出力を保
持する第１の保持レジスタ部で、４は第１のデコーダ部
で第１の保持レジスタ部３の出力をデコードして、第１
のアドレス生成部２へ次のアドレス生成のための制御信
号を出力する。第２のマイクロコード処理部１０も同様
に構成され、その機能ブロック６゜７．８および９はそ
れぞれ前記１，２．３および４と同様の機能をもつブロ
ックで、６は第２のマイクロプログラム制御記憶部、７
は第２のアドレス生成部、８は第２の保持レジスタ部、
９は第２のデコーダ部である。

上記構成において、その動作について説明する。

まず、第１のマイクロコード処理部５において、第１の
アドレス生成部２でアドレスを生成し、第１のマイクロ
プログラム制御記憶部１がそのアドレスに対応したマイ
クロコードを第１の保持レジスタ部３へ出力する。第１
のデコーダ部４は第１の保持レジスタ部３の出力を解読
し、第１のマイクロコード処理部により制御される論理
回路へ制御信号を出力したり、第１のアドレス生成部へ
次のアドレス生成のための制御信号を出力したり、第２
のマイクロコード処理部１０への起動が必要な場合には
、第２のアドレス生成部７へ起動させるための制御信号
を出力したりする。第２のマイクロコード処理部１０へ
の実行の起動をかけない場合は、上記の動作を繰り返す
が、第２のマイクロコード処理部１０へ起動をかけると
、第２のマイクロコード処理部１０は第１のマイクロコ
ード処理部と同様にまず第２のアドレス生成部７でアド
レスを生成し、そのアドレスに対応したマイクロプログ
ラムを第２のマイクロプログラム制御記憶部６から出力
し、第２の保持レジスタ部８で保持する。第２のデコー
ダ部９はそのマイクロコードを解読し、処理がまだ継続
するのならば第２のアドレス生成部７へ次のアドレス生
成のための制御信号を出力し、処理が完了したのならば
第１のアドレス生成部２へ処理が終了したという信号を
出力する。第２のマイクロコード処理部１０の動作中は
第１のマイクロコード処理部５は第２のマイクロコード
処理部と同期をとって動作できないために、その動作を
停止し、第２のマイクロコード処理部１０が処理を完了
するのを待つ。第２のマイクロコード処理部１０から処
理完了信号がはいると、第２のマイクロコード処理部は
次の起動がかかるまで待ち状態となり、第１のマイクロ
コード処理部５は停止していた動作を再開する。

発明が解決しようとする課題 このような従来のデータ処理装置では、第１のマイクロ
コード処理部が第２のマイクロコード処理部へ起動をか
けると、２つのマイクロコード処理部は互いの状態を認
識できないので同期をとるために第２のマイクロコード
処理部が処理を完了するまでは第１のマイクロコード処
理部は待ち状態になっている。そのために２つのマイク
ロコード処理部の同期は容易にとることができるが、処
理を高速化していくには不向きであるという欠点を有し
ていた。

本発明は、上記課題を解決するもので、第１のマイクロ
コード処理部が第２のマイクロコード処理部に起動をか
けた場合でも第１のマイクロコード処理部は待ち状態に
ならないで第２のマイクロコード処理部と同期をとりな
がら処理を継続でき、高速処理を可能としたデータ処理
装置を提供することを目的とする。

課題を解決するための手段 本発明は上記の目的を達成するために、データ処理用の
第１の制御信号を出力する第１のマイクロコード処理部
と、データ処理用の第２の制御信号を出力する第２のマ
イクロコード処理部とを備え、前記第１および第２のマ
イクロコード処理部はそれぞれマイクロプログラムを記
憶するマイクロプログラム制御記憶部と、前記マイクロ
プログラム制御記憶部にアドレスを決定して出力するア
ドレス生成部と、前記アドレスに対応する前記マイクロ
プログラム記憶部の出力を一時的に保持する保持レジス
タ部と、前記保持レジスタ部の出力をデコードしてデー
タ処理用の制御信号を出力するとともに前記アドレス生
成部にアドレスを決定させるアドレス制御信号を出力す
るデコーダ部とで構成されるデータ処理装置において、
前記第１のマイクロコード処理部のデコードした制御信
号における起動命令を入力して前記第２のマイクロコー
ド処理部を所定のアドレスから動作を開始させ、第２の
マイクロコード処理部の動作状態に対応する信号を前記
第１のマイクロコード部に出力して指示を受け、前記第
１のマイクロコード処理部のデータ処理を停止させるこ
となく前記第２のマイクロコード処理部の動作を制御す
る同期制御部を備えたデータ処理装置とする。

作用 本発明は上記の構成により、同期制御部が第１のマイク
ロコード制御部の指示で第２のマイクロコード処理部を
起動させるとともに、その動作状態を第１のマイクロコ
ード処理部に入力してその指示を受けながら第２のマイ
クロコード処理部を制御し、第１のマイクロコード処理
部は自己のデータ処理を停止することなく実行する。

実施例 以下、本発明の一実施例のデータ処理装置について、図
面を参照しながら説明する。第１図は本発明の第１の実
施例のデータ処理装置の構成を示すブロック図である。

図において、１１は第１のマイクロプログラムを格納す
る第１のマイクロプログラム制御記憶部、１２は第１の
アドレス生成部で、第１のマイクロプログラム制御記憶
部１１ヘアドレスを出力する。１３は第１のマイクロプ
ログラム制御記憶部１１の出力を保持する第１の保持レ
ジスタ部で、１４は第１のデコーダ部で、第１の保持レ
ジスタ部１３の出力を解読して第１のアドレス生成部１
２へ次アドレス生成のための制御信号を出力する。

上記構成要素により、第１のマイクロコード処理部２０
が構成される。第２のマイクロコード処理部２１も同様
に構成され、第２のマイクロプログラム制御記憶部１５
．第２のアドレス生成部１６゜第２の保持レジスタ部１
７および第２のデコーダ部１８で構成される。また、第
１のマイクロコード処理部と第２のマイクロコード処理
部との間の制御信号を同期化する同期制御部１９を゛設
ける。

上記構成において、その動作を説明する。

まず、第１のマイクロコード処理部２０において、第１
のアドレス生成部１２で生成されたアドレスが第１のマ
イクロプログラム制御記憶部１１に入力され、そのアド
レスに対応したマイクロコードが出力され、第１の保持
レジスタ部１３に保持される。第１のデコーダ部１４は
第１の保持レジスタ部１３の値を入力して解読を行う。

その結果束１のアドレス生成部１２に対して次のアドレ
スを決定する制御信号を出力するとともに、第２のマイ
クロコード処理部へ起動を要求する場合は、第１のデコ
ーダ部１４より同期制御部１９へ起動信号を出力し、動
作を継続する。同期制御部１９は、前記起動信号により
その内部の起動フラグがセットされる。その起動フラグ
がセットされると第２のアドレス生成部１６は、それを
受けとり、動作を開始する。第２のアドレス生成部１６
が動作を始めると、起動フラグはリセットされる。また
、第２のアドレス生成部１６は、第２のマイクロプログ
ラム制御記憶部１５にアドレスを出力し、第２のマイク
ロプログラム制御記憶部１５は、そのアドレスに対応し
たマイクロプログラムを出力し、第２の保持レジスタ部
１７がその値を保持する。第２のデコーダ部１８は第２
の保持レジスタ部１７の出力を解読して第２のアドレス
生成部１６へ次のアドレス生成のための制御信号を出力
するとともに同期制御部１９へ、第２のマイクロコード
処理部２１の状態を報告する。たとえば、第２のマイク
ロコード処理部２１の処理が全て正常終了したならば、
同期制御部に処理完了のフラグをセットして、第２のマ
イクロコード処理部２１は再び待ち状態になる。

第１のアドレス生成部は、同期制御部１９より第２のマ
イクロコード処理部２１の状態を読みとり、もし、第２
のマイクロコード処理部２１が正常終了しているならば
、第１のアドレス生成部１２は同期制御部１９より処理
完了ビットを引きとリ、クリアする。また、第２のマイ
クロコード処理部の状態を読み、異常状態であるならば
第１のアドレス生成部１２は強制終了信号を同期制御部
１９を通して第２のマイクロコード処理部２１へ出力す
る。そうすると第２のマイクロコード処理部２１は停止
状態になる。

このように本実施例のデータ処理装置によれば、第１の
マイクロコード処理部と第２のマイクロコード処理部と
の間に、２つのマイクロコード処理部間の制御信号を同
期化する同期制御部を設けることにより、第１のマイク
ロコード処理部は前記同期制御部をアクセスすることで
、第２のマイクロコード処理部の状態を容易に知ること
ができる。そのため第２のマイクロコード処理部が動作
しているときも、第１のマイクロコード処理部はその動
作を中断する必要はなくなる。

発明の効果 以上の実施例から明らかなように、本発明は第１のマイ
クロコード処理部と第２のマイクロコード処理部との間
の制御信号を全て同期制御部で同期化してから互いを制
御することで２つのマイクロコード処理部間の同期を容
易にとれるようにして、第２のマイクロコード処理部の
動作中にも第１のマイクロコード処理部の動作か可能で
あり、高速な処理ができる。

【図面の簡単な説明】

第１図は本発明の一実施例のデータ処理装置の構成を示
すブロック図、第２図は従来のデータ処理装置の構成を
示すブロック図である。 １１．１５・・・・・・アドレス生成部、１２．１６・
・・・・・マイクロプログラム制御記憶部、１３．１７
・・・・・・保持レジスタ部、１４．１８・・・・・・
デコーダ部、１９・・・・・・同期制御部、２０・・・
・・・第１のマイクロコード処理部、２１・・・・・・
第２のマイクロコード処理部。 代理人の氏名　弁理士小鍜治明　ほか２名第１図 ／９−一一トク１１４弗す＃＃ 第２図

Claims (1)

【特許請求の範囲】
1. データ処理用の第１の制御信号を出力する第１のマイク
   ロコード処理部と、データ処理用の第２の制御信号を出
   力する第２のマイクロコード処理部とを備え、前記第１
   および第２のマイクロコード処理部はそれぞれマイクロ
   プログラムを記憶するマイクロプログラム制御記憶部と
   、前記マイクロプログラム制御記憶部にアドレスを決定
   して出力するアドレス生成部と、前記アドレスに対応す
   る前記マイクロプログラム記憶部の出力を一時的に保持
   する保持レジスタ部と、前記保持レジスタ部の出力をデ
   コードしてデータ処理用の制御信号を出力するとともに
   前記アドレス生成部にアドレスを決定させるアドレス制
   御信号を出力するデコーダ部とで構成されるデータ処理
   装置において、前記第１のマイクロコード処理部のデコ
   ードした制御信号における起動命令を入力して前記第２
   のマイクロコード処理部を所定のアドレスから動作を開
   始させ、第２のマイクロコード処理部の動作状態に対応
   する信号を前記第１のマイクロコード部に出力して指示
   を受け、前記第１のマイクロコード処理部のデータ処理
   を中断させることなく前記第２のマイクロコード処理部
   の動作を制御する同期制御部を備えたデータ処理装置。