JPH04199428A - レジスタ装置およびレジスタ割り付け方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数の汎用レジスタを有し、マイクロプロセ
ッサ等のデータ処理装置に適用されるレジスタ装置と、
このレジスタ装置が適用されたデータ処理装置で実行さ
れるプログラムをコンパイルする際などに、プログラム
中の各変数等をレジスタに割り付けるレジスタ割り付け
方法に関するものである。

従来の技術 従来のレジスタ装置としては、例えば森下厳暑、「マイ
クロコンピュータのハードウェアＪ　、ｐｐ、４４−４
５に示されているものが知られている。

第４図はこの種のレジスタ装置が適用されたデータ処理
装置の要部の構成を示すブロック図であり、１１０は汎
用レジスタ群（ＧＲ）、１１０ａ・１１０ｂ・・・はレ
ジスタ、１２０は算術論理演算装置（ＡＬＵ）　、１２
１〜１２３はラッチ回路、１３１〜１３３はバスである
。

上記レジスタ１１０ａ・・・は、それぞれバス１３１ま
たはバス１３２に接続される２つの出力ポートを有し、
レジスタ１１０ａ・・・のうち２つのレジスタから同時
にバス１３１およびバス１３２にデータを出力し得るよ
うになっている。

このようなデータ処理装置では、例えばレジスタ１１０
ａ・１１０ｂに格納されているデータについて算術論理
演算装置１２０で演算を行う場合には、次のような動作
が行われる。

まず、レジスタ１１０ａ・１１０ｂから２つのデータが
同時に出力され、それぞれバス１３１・１３２を介して
ランチ回路１２１・１２２に保持される。ラッチ回路１
２１・１２２に保持されたデータは算術論理演算袋Ｗ１
２０で演算され、ランチ回路１２３に格納される。ラッ
チ回路１２３に格納されたデータは、バス１３３を介し
てレジスタ１１０ａ・・・のうちのいずれか１つに格納
される。

すなわち、２つのデータをバス１３１・１３２に同時に
出力することにより、演算速度を向上させ得るようにな
っている。

発明が解決しようとする課題 しかしながら、上記従来のレジスタ装置では、演算速度
の向上は図り得るものの、それぞれのレジスタ１１０ａ
・・・、より詳しく各レジスタ１１０ａのすべてのメモ
リセルが、バス１３１またはバス１３２に接続される２
つの出力ポートを備えているために回路構成が複雑であ
るという問題点を有していた。

特に、この種の装置はＬＳＩ化されることが多いが、そ
の際にチップ面積が大きなものとなり、製造コストも高
くつくことになる。

本発明は、かかる点に鑑み、簡潔な回路構成で、しかも
演算速度の向上環を図り得るレジスタ装置およびレジス
タ割り付け方法の提供を目的としている。

課題を解決するための手段 上記目的を達成するため、請求項第１項記載の発明は、
複数のレジスタグループにグループ分けされた複数のレ
ジスタと、互いに異なるレジスタグループに含まれる複
数のレジスタからデータを出力させる場合には、各レジ
スタに同時にデータを出力させる一方、同一のレジスタ
グループに含まれる複数のレジスタからデータを出力さ
せる場合には、各レジスタに順次データを出力させるレ
ジスタ制御手段と、前記レジスタグループから出力され
た各データをそれぞれ所定のバスに出力する切り換え手
段とを備えたことを特徴としている。

また、請求項第２項記載の発明は、請求項第１項記載の
レジスタ装置を備えたデータ処理装置で実行されるプロ
グラム中の各変数および／または演算の途中結果を前記
各レジスタに割り付けるレジスタ割り付け方法であって
、前記各変数および／または演算の途中結果を第１の仮
想レジスタ群の無限側の仮想レジスタに割り付けるステ
ップと、前記各仮想レジスタを第２の仮想レジスタ群を
構成する、データ処理装置の実レジスタの個数と同じ個
数の仮想レジスタに割り付けるステップと、前記第２の
仮想レジスタ群の各仮想レジスタを前記実レジスタに割
り付ける複数通りの対応関係について、前記同一のレジ
スタグループに含まれる複数のレジスタから順次データ
を出力させる頻度を算出し、この算出結果に基づいて、
第２の仮想レジスタ群の各仮想レジスタを実レジスタに
割り付けるステップとを有することを特徴としている。

作　　　　用 請求項第１項記載の発明によれば、レジスタ制御手段は
、互いに異なるレジスタグループに含まれる複数のレジ
スタからデータを出力させる場合には、各レジスタに同
時にデータを出力させる一方、同一のレジスタグループ
に含まれる複数のレジスタからデータを出力させる場合
には、各レジスタに順次データを出力させる。切り換え
手段は、レジスタグループから出力された各データをそ
れぞれ所定のバスに出力する。

請求項第２項記載の発明によれば、プログラム中の各変
数および／または演算の途中結果は、まず第１の仮想レ
ジスタ群の無限個の仮想レジスタに割り付けられ、この
仮想レジスタは、第２の仮想レジスタ群の実レジスタの
個数と同じ個数の仮想レジスタに割り付けられる。

さらに、第２の仮想レジスタ群の仮想レジスタは、実レ
ジスタに割り付ける複数通りの対応関係について、同一
のレジスタグループに含まれる複数のレジスタから順次
データを出力させる頻度が算出され、この算出結果に基
づいて、実レジスタに割り付けられる。

実施例 第１図はレジスタ装置が適用されたデータ処理装置の要
部の構成を示すブロック図である。

第１図において、１１は８個のレジスタｌｌａ・ｌｌｂ
・・・が備えられて成る第１の汎用レジスタ群（ＧＲｉ
）、１２は８個のレジスタ１２ａ・１２ｂ・・・が備え
られて成る第２の汎用レジスタ群（ＧＲ２）、２０は算
術論理演算装置（ＡＬＵ）、２１〜２３はラッチ回路、
３１〜３３はバス、４０はレジスタ制御手段、３１１・
３２１は選択器である。

上記第１の汎用レジスタ群１１における各レジスタｌｌ
ａ・・・は、それぞれ選択器３１１・３１２に接続され
る１つのボートを有し、図示しないクロック信号に応じ
て、いずれか１つのレジスタから選択器３１１にデータ
が出力されるようになっている。

また、第２の汎用レジスタ群１２における各レジスタ１
２ａ・・・も、同様に、それぞれ選択器３１２に接続さ
れる１つのボートを有し、クロック信号に応じていずれ
か１つのレジスタから選択器３１１・３１２にデータが
出力されるようになっている。

選択器３１１は、汎用レジスタ群１１・１２から出力さ
れたデータを選択的にハス３１に出力する一方、選択器
３１２は、汎用レジスタ群１１・１２から出力されたデ
ータを選択的にバス３２に出力するようになっている。

レジスタ制御手段４０は、図示しない演算制御装置から
出力されるレジスタ指定信号１・２に基づいて、上記汎
用レジスタ群１１のうちの１つのレジスタと、汎用レジ
スタ群１２のうちの１つのレジスタとからデータを出力
させるときには、各レジスタから同時に出力させるとと
もに、選択器３１１・３１２を切り換えて、それぞれの
データをバス３１、またはバス３２に出力させるように
なっている。

レジスタ制御手段４０は、また、汎用レジスタ群１１・
１２のうちの一方に含まれる２つのレジスタからデータ
を出力させるときには、各レジスタから順次出力させる
とともに、選択器３１１・３１２を順次切り換えて、一
方のデータをバス３１に、他方のデータをバス３２に出
力させるようになっている。

ラッチ回路２１・２２は、それぞれバス３１・３２を介
して送られたデータを保持し、算術論理演算装置２０は
保持されたデータに対して演算を行うようになっている
。また、ラッチ回路２３は、演算結果を保持し、バス３
３に出力するようになっている。

上記の構成において、例えば汎用レジスタ群１１のレジ
スタＩｌａに格納されているデータと、汎用レジスタ群
１２のレジスタｌｌａに格納されているデータとについ
て演算する場合、および同一の汎用レジスタ群１１のレ
ジスタｌｌａ・１１ｂに格納されているデータについて
演算する場合には、次のような動作が行われる。

まず、レジスタ制御手段４０は、レジスタ指定信号ｌ・
２によってレジスタｌｌａ・１２ａが指定されている場
合には、これらのレジスタｌｌａ・１２ａが互いに異な
る汎用レジスタ群１１・１２に分散していることを検知
し、各汎用レジスタ群１１・１２に出力指示信号を同時
に出力する。

また、選択器３１１に汎用レジスタ群１１を選択させる
選択信号、および選択器３１２に汎用レジスタ群１２を
選択させる選択信号を出力する。

そこで、汎用レジスタ群１１・１２からは、同一の１ク
ロツクサイクルでレジスタｌｌａ・１２ａに格納されて
いるデータが出力され、選択器３１１・３１２およびバ
ス３１・３２を介してラッチ回路２１・２２に保持され
る。

ラッチ回路２１・２２に保持されたデータは算術論理演
算装置２０で演算された後、ラッチ回路２３に保持され
、バス３３を介してレジスタ１１ａ・・・・１２ａ・・
・のうちのいずれかに格納される。

一方、レジスタ指定信号１・２によってひとつの汎用レ
ジスタ群１１のレジスタｌｌａ・ｌｌｂが指定されてい
る場合には、レジスタ制御手段４０は、これらのレジス
タｌｌａ・ｌｌｂが同一の汎用レジスタ群１１に含まれ
ていることを検知し、汎用レジスタ群１１に、まずレジ
スタｌｌａに対する出力指示信号を出力するとともに、
選択器３１１に汎用レジスタ群１１を選択させる選択信
号を出力する。また、レジスタ制御手段４０は演算制御
装置にコンフリクション信号を出力し、算術論理演算装
置２０等の動作の一時停止を要求する。

そこで、汎用レジスタ群１１から、１クロツクサイクル
目でレジスタｌｌａに格納されているデータが出力され
、選択器３１１およびバス３１を介してラッチ回路２１
に保持される。

次に、レジスタ制御手段４０は、汎用レジスタ群１１に
レジスタｌｌｂに対する出力指示信号を出力するととも
に、選択器３１２に汎用レジスタ群１１を選択させる選
択信号を出力する。また、上記コンフリクション信号を
リセットする。

そこで、汎用レジスタ群工１から、２クロツクサイクル
目でレジスタＩｌｂに格納されているデータが出力され
、選択器３１２およびバス３２を介してラッチ回路２２
に保持される。そしてラッチ回路２１・２２に格納され
たデータが算術論理演算装置２０で演算されて、ラッチ
回路２３に保持され、バス３３を介してレジスタｌｌａ
・・・・１２ａ・・・のうちのいずれかに格納される。

また、レジスタ指定信号１・２によって指定された２つ
のレジスタが共に汎用レジスタ群１２に含まれている場
合にも同様の動作が行われる。

すなわち、演算の対象となる各レジスタが汎用レジスタ
群１１・１２に分散している場合には、１クロツクサイ
クルで演算処理が行われ、同一の汎用レジスタ群１１・
１２に含まれる場合には、２クロツクサイクルを要する
が、演算処理は適正に行われる。

ここで、上記のように演算の対象となる各レジスタが同
一の汎用レジスタ群１１・１２に含まれる頻度が小さい
ほど、演算処理は高速に行われる。

そこで、例えば高級言語で記述されたプログラムを上記
データ処理装置で実行させるための目的プログラムにコ
ンパイルする場合、次のようにしてプログラム中の変数
や演算の途中結果を各レジスタに割り付けることにより
、演算処理の高速化を確実に図ることができる。

第２図はレジスタ割り付け装置の構成を示すブロック図
である。

第２図において、５１はプログラムの入力装置、５２は
レジスタの割り付けを行い、目的プログラムを生成する
処理装置、５３は生成された目的プログラムを出力する
出力装置である。

上記処理装置５２は、生成された目的プログラムが実行
されるデータ処理装置と同一の構成を有するものでもよ
いし、異なる構成のものでもよい。

また、出力装置５３は、生成された目的プログラムを記
憶装置等に出力するものでもよいし、目的プログラムを
実行するデータ処理装置に直接入力して実行を開始させ
るようになっているものでもよい。

以下、上記処理装置５２で行われるレジスタ割り付け処
理動作を第３図に示すフローチャートに基づいて説明す
る。

ここで、目的プログラムを実行する前記データ処理装置
の汎用レジスタ群１１・１２における８個ずつのレジス
タのうち、１個ずつのレジスタは、いわゆるスタックポ
インタ、またはフレームポインタとして用いられ、残り
の７個ずつのレジスタに、プログラム中の変数等を割り
当てるとする。

まず、高級言語で記述されたプログラムをデータ処理装
置０目的プログラムの形式とＩ！（以した形式を持つ中
間コードに翻訳する（Ｓｌ）。このとき、プログラム中
の変数の値や計算の途中結果の第１群の仮想レジスタへ
の割り付け処理を行うが、処理を簡単にするために、上
記第１群の仮想レジスタは無限個用い得ると仮定して割
り付ける。

次に、中間コード中における上記第１群の仮想レジスタ
を１４個の第２群の仮想レジスタに割り付け、中間コー
ドを変更する（Ｓ２）。

上記Ｓ２で行われるレジスタの割り付け処理は、例えば
Ｇ、Ｊ、ＣｈａｉｔｉｎらによるｒＲｅｇｉｓｔｅｒ　
Ａ１１ｏｃａｔｉｏｎ　ａｎｄ　Ｓｐｉｌｌｉｎｇ　ｖ
ｉａ　Ｇｒａｐｈ　Ｃｏｌｏｒｉｎｇ　Ｊ　　（Ｐｒｏ
ｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　５ＩＧＰＬＡＮ　Ｓ
ｙｍｐｏｓｉｕｍ　ｏｎ　Ｃｏ１ＩｐｉｌｅｒＣｏｎｓ
ｔｒｕｃｔｉｏｎ＋　ｐｐ、９８−１０５．　Ｊｕｎｅ
　１９８２　）に示されている手法を適用して行うこと
ができる。すなわち、［同時に異なるデータを保持する
レジスタが同じ色にならないように、使用しているすべ
ての仮想レジスタを１４色以下の色で塗り分ける」とい
う問題をグラフ理論を応用して解くことにより、行われ
る。

なお、その手法の詳細は上記参考文献に詳しく述べられ
ているのでここでは説明を省略する。

ただし、上記手法においては、中間コード中の第１群の
仮想レジスタを実レジスタに割り付けているのに対し、
Ｓ２では実レジスタの個数と同じ１４個の第２群の仮想
レジスタに割り付けている。

これは、各レジスタが複数の出力ボートを有して複数の
レジスタから同時にデータを出力し得るレジスタ装置に
おいては、同時に異なるデータを保持する仮想レジスタ
が同一の実レジスタに割り当てられることさえなければ
、いずれの実レジスタに割り当てられても演算処理速度
は同じであるが、前述のようにレジスタがグループ分け
されたレジスタ装置を用いる場合には、Ｓ２で第２群の
仮想レジスタに割り付け、以下に示すＳ３・Ｓ４におい
て、同時に演算対象となるレジスタができるだけ同一の
グループに属さないように実レジスタを割り当てる処理
を行う。

すなわち、Ｓ３では、前述のように第２群の仮想レジス
タが１４個で、汎用レジスタ群１１・１２の実レジスタ
数がそれぞれ７個である場合には、各仮想レジスタがい
ずれの汎用レジスタ群のレジスタに割り付けられるかの
対応関係の組み合わせは、１４Ｃ７”＝３４００通りな
ので、そのすべての組み合わせについて、プログラムの
実行時に同時に演算対象となるレジスタが同一のグルー
プに属している頻度を算出する。

この算出処理は、近年のデータ処理装置の処理能力を考
慮すれば十分算出可能な処理であるが、実レジスタ数が
多い場合などには、例えば、［２色の色を使用して、同
一命令で使用するレジスタには異なる色を塗るＪという
問題を、前記グラフ理論を用いて解く方法を使用すれば
計算量を減少させることも可能である。

ここで、中間コード中にループを形成している処理が含
まれている場合には、そのループの深さに応じて、上記
頻度に重み係数を乗じて算出すれば、より確実に演算速
度の向上を図ることができる。

次に、Ｓ４で、上記算出された頻度がもっとも小さくな
る対応関係で、第２群の仮想レジスタを実レジスタに割
り付け、目的プログラムを生成する。

以上のように、各レジスタの出力ボート数を少なくして
も、参照するレジスタが各グループに分散していれば、
実質的に同時参照可能なレジスタ数は減少しないので、
演算速度の向上とともに、回路構成の簡素化を図ること
ができる。

特に、同一グループ内の複数レジスタの同時参照頻度が
小さくなるようにレジスタの割り付け処理を行うことに
より、上記演算速度を確実に向上させることができる。

発明の詳細 な説明したように、請求項第１項記載の発明によれば、
複数のレジスタグループにグループ分けされた複数のレ
ジスタと、互いに異なるレジスタグループに含まれる複
数のレジスタからデータを出力させる場合に、各レジス
タに同時にデータを出力させるレジスタ制御手段を備え
ていることにより、各レジスタに複数のポートを設けな
くでも、複数のレジスタから複数のバスに同時にデータ
を出力させることができるので、簡潔な回路構成で、し
かも演算速度の向上等を図ることができるという効果を
奏する。

また、請求項第２項記載の発明によれば、各変数および
／または演算の途中結果をレジスタに割り付ける複数通
りの対応関係について、同一のレジスタグループに含ま
れる複数のレジスタから順次データを出力させる頻度を
算出し、この算出結果に基づいてレジスタの割り付けを
行うので、確実に演算速度の向上を図ることができる。

【図面の簡単な説明】

第１図はレジスタ装置が適用されたデータ処理装置の要
部の構成を示すブロック図、第２図はレジスタ割り付け
装置の構成を示すブロック図、第３図は処理装置で行わ
れるレジスタ割り付け処理動作を示すフローチャート、
第４図は従来のレジスタ装置が適用されたデータ処理装
置の要部の構成を示すブロック図である。 １１・１２・・・汎用レジスタ群、ｌｌａ・ｌｌｂ・１
２ａ・１２ｂ・・・レジスタ、４０・・・レジスタ制御
手段、５２・・・処理装置、３１１・３１２・・・選択
器 代理人　　弁理士　　中島　司朗 第３図 第４図 １．３２

Claims (2)

【特許請求の範囲】
1. （１）複数のレジスタグループにグループ分けされた複
   数のレジスタと、 互いに異なるレジスタグループに含まれる複数のレジス
   タからデータを出力させる場合には、各レジスタに同時
   にデータを出力させる一方、同一のレジスタグループに
   含まれる複数のレジスタからデータを出力させる場合に
   は、各レジスタに順次データを出力させるレジスタ制御
   手段と、前記レジスタグループから出力された各データ
   をそれぞれ所定のバスに出力する切り換え手段とを備え
   たことを特徴とするレジスタ装置。
2. （２）請求項第１項記載のレジスタ装置を備えたデータ
   処理装置で実行されるプログラム中の各変数および／ま
   たは演算の途中結果を前記各レジスタに割り付けるレジ
   スタ割り付け方法であって、前記各変数および／または
   演算の途中結果を第１の仮想レジスタ群の無限個の仮想
   レジスタに割り付けるステップと、 前記各仮想レジスタを第２の仮想レジスタ群を構成する
   、データ処理装置の実レジスタの個数と同じ個数の仮想
   レジスタに割り付けるステップと、前記第２の仮想レジ
   スタ群の各仮想レジスタを前記実レジスタに割り付ける
   複数通りの対応関係について、前記同一のレジスタグル
   ープに含まれる複数のレジスタから順次データを出力さ
   せる頻度を算出し、この算出結果に基づいて、第２の仮
   想レジスタ群の各仮想レジスタを実レジスタに割り付け
   るステップと を有することを特徴とするレジスタ割り付け方法。