JP3144842B2 - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、互いに他から独立した
２つまたはそれ以上のプログラムの同時実行に適したマ
イクロプロセッサのシステム構成に関するものである。
【０００２】
【従来の技術】従来のマイクロプロセッサとして、割り
込み方式、タイムスライス方式、マルチプロセッサ方式
等がある。
【０００３】割り込み方式とは、計算機のプログラム実
行中に特定の割り込み信号が発生された場合、実行中の
プログラムを中断し、その事象を処理する別のルーチン
ヘ分岐して、その実行終了後、再び元のルーチンへ戻っ
て実行を継続させる方式をいう。
【０００４】タイムスライス方式とは、複数個のプログ
ラムを設定された優先順位で一定時間（スケジューラが
プログラムに割り当てる中央処理装置の使用時間）おき
に実行する方式をいう。
【０００５】マルチプロセッサ方式とは、複数のＣＰＵ
を設置して、並列に演算を行うことで、高速性、信頼
性、拡張性の点で優れた高性能の計算機システムを実現
する方式である。
【０００６】
【発明が解決しようとする課題】従来の割り込み方式、
タイムスライス方式、マルチプロセッサ方式等によって
構成されるマイクロプロセッサにおいては、以下のよう
な問題があった。
【０００７】まず、割り込み処理方式のマイクロプロセ
ッサでは、特定のプログラムを処理させる為に別のルー
チンへ分岐している間、他のプログラムの実行を中断す
る必要があった。その為、タイムロスを生じ、マイクロ
プロセッサの実行速度を低下させるという問題があっ
た。
【０００８】次に、タイムスライス方式のマイクロプロ
セッサでは、スケジューラがプログラムに割り当てる中
央処理装置の使用時間を大まかに（ｍｓ単位）分割する
為、時間的制約を受けるという問題があった。
【０００９】次に、マルチプロセッサ方式のマイクロプ
ロセッサでは、並列演算処理用のＣＰＵが複数個必要な
為、コストが高くなると共にＣＰＵの管理とＣＰＵの効
率が一般的に高くなるという問題があった。
【００１０】本発明は、上記実情に鑑みてなされたもの
で、時間の制限を受ける処理を含むプログラムの作成を
容易に出来、かつシステムの向上が図れるマイクロプロ
セッサを提供することである。
【００１１】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、独立した複数のプログラムのアドレスを保持す
る複数のプログラムカウント手段と、前記プログラムカ
ウント手段の選択順序を指示する複数のデータが設定さ
れる複数のスケジューラと、前記複数のスケジューラか
ら一つのスケジューラを選択し、前記プログラムカウン
ト手段を前記選択されたスケジューラに設定された前記
データに従って、繰り返し選択する選択手段と、前記複
数のスケジューラに前記データを設定し、且つプログラ
ムの実行中に前記選択手段により選択されている前記ス
ケジューラ以外のスケジューラの前記データを書き換え
ることが可能な設定手段とを具備している。
【００１２】
【作用】上記構成により、前記設定部は複数の前記プロ
グラムカウンタの選択順序を前記スケジューラに設定す
る。前記選択部は、前記スケジューラに設定されたプロ
グラムカウンタの選択順序に従って複数のプログラムカ
ウンタを繰り返し選択する。
【００１３】
【実施例】以下、図面を参照しながら本発明に係るマイ
クロプロセッサについて説明する。
【００１４】本実施例のマイクロプロセッサは、疑似的
に４つのＣＰＵを内蔵したものである。物理的にはＣＰ
Ｕは１つであるが、これが時分割で交互にプログラムを
実行する。よって、リアルタイム制御用として使用する
のに便利である。まず、図１に示すマイクロプロセッサ
１０の構成について説明する。図１（ａ）は、本発明の
実施例に係るマイクロプロセッサのブロック図である。
図１（ｂ）は、図１（ａ）に示すＰＣブロック１５とス
ケジューラブロック１６の詳細な状態を示すブロック図
である。図１（ａ）のマイクロプロセッサ１０は、１チ
ップ内に備えられる。
【００１５】図１（ａ）に示すマイクロプロセッサ１０
は、Ｉ／Ｏ１１、ＲＯＭ１２、ＲＡＭ１３、ＡＬＵ１４
（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃａｌ Ｕｎｉ
ｔ）、ＰＣ（プログラムカウンタ）ブロック１５とスケ
ジューラ（以下、ＳＣＨＤ）ブロック１６を有する。Ｉ
／Ｏ１１、ＲＯＭ１２、ＲＡＭ１３、ＡＬＵ１４、ＰＣ
ブロック１５とＳＣＨＤブロック１６は、バスライン１
７に接続されている。
【００１６】また、ＲＯＭ１２とＲＡＭ１３、ＲＡＭ１
３とＡＬＵ１４、ＡＬＵ１４とＰＣブロック１５、ＰＣ
ブロック１５とＳＣＨＤブロック１６はそれぞれ直接接
続されている。Ｉ／Ｏ１１、ＲＯＭ１２、ＲＡＭ１３は
従来のＩ／Ｏ、ＲＯＭ、ＲＡＭと同様の機能を有する。
ＡＬＵ１４とＰＣブロック１５はＣＰＵ部１８を構成し
ている。
【００１７】図１（ｂ）に示されるようにＰＣブロック
１５は、ＰＣ選択部５とＰＣ群６を有する。ＰＣ群６
は、ＰＣ０，ＰＣ１，ＰＣ２，ＰＣ３の４つのＰＣから
構成される。各ＰＣ（ＰＣ０，ＰＣ１，ＰＣ２，ＰＣ
３）は、次に実行する命令のアドレスを保持する為の専
用レジスタである。ＰＣ選択部５は、ＰＣ（ＰＣ０，Ｐ
Ｃ１，ＰＣ２，ＰＣ３）を選択する為のものである。
【００１８】ＳＣＨＤブロック１６は、ＳＣＨＤ設定部
１，ＳＣＨＤ選択部３，ＳＣＨＤレジスタファイル部２
とＳＣＨＤカウンタ部４を有する。ＳＣＨＤブロック１
６は、ＳＣＨＤのデータ設定（２ビット×８個×４ブロ
ック）と、ＳＣＨＤの指定をする為のものである。
【００１９】ＳＣＨＤレジスタファイル部２は、８個の
レジスタから成る４つのＳＣＨＤ（ＳＣＨＤ１，ＳＣＨ
Ｄ２，ＳＣＨＤ３，ＳＣＨＤ４）から構成され、ＰＣ群
６の動作順序を設定する為のものである。
【００２０】尚、ＳＣＨＤレジスタファイル部２は、最
大４つ（ＳＣＨＤ１乃至４）まで使用出来る。ＳＣＨＤ
設定部１は、ＳＣＨＤレジスタファイル部２の各ＳＣＨ
Ｄ（ＳＣＨＤ１乃至４）にＰＣ（ＰＣ０乃至３）の動作
順序のデータを設定する。
【００２１】ＳＣＨＤ選択部３は２ビットのデータ信号
をデータラインＤ２を介してＰＣ選択部５に出力してい
る。ＳＣＨＤ選択部３は、ＳＣＨＤレジスタファイル部
２の各ＳＣＨＤ（ＳＣＨＤ１乃至４）に設定されたデー
タを選択する。ＳＣＨＤカウンタ部４は３ビットのデー
タ信号をデータラインＤ１を介して、ＳＣＨＤ選択部３
に供給している。Ｉ／Ｏ１１は、データの入出力を行う
入出力インターフェイスである。次に、図面を参照しな
がら上記実施例のＰＣを動作させるまでのマイクロプロ
セッサ１０の動作について説明する。マイクロプロセッ
サ１０の動作について説明する前に、動作説明に使用す
る図について説明する。図２（ａ）は、マイクロプロセ
ッサにおけるＰＣの実行順序の一例を示す図である。例
えば、図２（ａ）のＰＣ３はプログラムカウンタ３を示
している。図２（ｂ）は、図２（ａ）に示すＰＣの動作
順序の一部を示す図である。
【００２２】図２（ｃ）は、ＳＣＨＤ選択部３からＰＣ
選択部５に出力される信号Ｄ２を示す図である。例え
ば、２ビット信号「１１」はＰＣ３を示しており、２ビ
ット信号「００」はＰＣ０を示している。図２（ｄ）
は、ＳＣＨＤカウンタ部からＳＣＨＤ選択部３に出力さ
れるセレクト信号Ｄ１を示す図である。
【００２３】図２（ｅ）は、ＰＣの実行例を示すデータ
テーブルである。例えば、図２（ｅ）の（１）乃至
（４）は、ＳＣＨＤ１に設けられた８つのレジスタに設
定されたデータを示している。例えば、図２（ｅ）の
（２）の３ビット信号「３」は第１番目のレジスタに設
定されたＰＣ３、３ビットの信号「２」は２つ目のレジ
スタに設定されたＰＣ２を示している。次に、マイクロ
プロセッサ１０の動作について説明する。まず、プログ
ラム上でバスライン１７を介してＳＣＨＤ設定部１にデ
ータが伝送される。
【００２４】ＳＣＨＤ設定部１は、バスライン１７から
のデータを受けて、図２（ｅ）に示すようにＳＣＨＤ
（ＳＣＨＤ１乃至４）にＰＣの（ＰＣ０乃至ＰＣ３）の
実行順序を設定する。
【００２５】具体例で説明すると、ＳＣＨＤ設定部１
は、ＳＣＨＤ１には図２（ｅ）の（１）に示すデータを
設定し、ＳＣＨＤ２には、図２（ｅ）の（２）に示すよ
うなＰＣ（ＰＣ０乃至３）の動作順序を設定し、ＳＣＨ
Ｄ３には、図２（ｅ）の（３）に示すようなＰＣ（ＰＣ
０乃至３）の動作順序を設定し、また、ＳＣＨＤ４には
図２（ｅ）の（４）に示すようなＰＣ（ＰＣ０乃至３）
の動作順序を設定する。
【００２６】一方、ＳＣＨＤ選択部３には図示せぬデー
タラインよりどのスケジューラを選択すべきかを指示す
るデータがプログラム等により供給される。ＳＣＨＤ選
択部３は、指示に従って、例えばＳＣＨＤ２を選択す
る。
【００２７】ＳＣＨＤ設定部１でＰＣ（ＰＣ０乃至３）
の動作順序が設定され、さらに、どのスケジューラを選
択すべきかが設定されると、常に３ビットのセレクト信
号Ｄ１がＳＣＨＤカウンタ部４からＳＣＨＤ選択部３に
伝送されているので、ＳＣＨＤ選択部３が選択されたＳ
ＣＨＤに設定された８つのデータのいずれかを順番に選
択する。例えば、ＳＣＨＤ２が選択された場合には、図
２（ｅ）の（２）、即ち、図２（ｂ）に示される一連の
データが順番に選択される。ＳＣＨＤ選択部３は選択し
た図２（ｃ）に示されるデータ２ビットのデータ信号を
ＰＣ選択部５に出力する。
【００２８】ＳＣＨＤ選択部３からのデータ信号を受け
て、ＰＣ選択部５が図２（ａ）に示すようにＰＣ３，Ｐ
Ｃ２，ＰＣ３，ＰＣ１，ＰＣ３…の順にＰＣ（ＰＣ０乃
至３）を選択する。図２（ａ）に示すようにＰＣ０まで
選択されると、またＰＣ３が選択される。上記動作よ
り、図２（ａ）に示すような動作順序でＰＣに保持され
たアドレスに従って、プログラムが実行される。尚、Ｓ
ＣＨＤ１が設定された場合には、プログラムカウンタＰ
Ｃ０だけが実行され、他のＰＣ（ＳＣＨＤ１乃至３）は
実行されない。図１のマイクロプロセッサ１０は、バス
ライン１７を介して動作終了の命令を受けると、その動
作を終了する。次に、図面を参照しながら各ＰＣに保持
されたアドレスに従って実行されるプログラムの実行速
度について説明する。例えば、ＳＣＨＤ２に図２（ａ）
のようにＰＣの実行順序が設定されている場合には、各
ＰＣに従うプログラムの実行速度は以下のようになる。
図２に示すように、一命令に割り当てられている中央処
理装置の使用時間Ｔ2を１μｓと仮定する。一命令の実
行の中でＰＣは８回実行されるので、ＰＣの１回の動作
時間は１／８μｓで求められ、Ｔ1 は０．１２５μｓと
なる。
【００２９】よって、図２（ｂ）のようにＰＣの動作順
序が設定されている場合には、１命令の中でＰＣ０，Ｐ
Ｃ１は１回実行されるので、ＰＣ０に割り当てられる中
央処理装置の使用時間は０．１２５μｓであり、その使
用速度は１．０００μｓ／ＩＮＳＴである。
【００３０】ＰＣ２は２回実行されるので、ＰＣ２にお
ける中央処理装置の使用時間は０．２５μｓであり、そ
の使用速度は１／２で求められ、０．５００μｓ／ＩＮ
ＳＴである。
【００３１】ＰＣ３は４回実行されるので、ＰＣ３にお
ける中央処理装置の使用時間は０．５μｓであり、その
使用速度は１／４で求められ、０．２５０μｓ／ＩＮＳ
Ｔである。尚、図２（ａ）に示すＰＣ０，ＰＣ３，ＰＣ
２，ＰＣ３…ＰＣ０は、実行順序に従って各ＰＣを並べ
たものである。
【００３２】図２（ｂ）のＰＣ３，ＰＣ２，ＰＣ３…Ｐ
Ｃ０は、図２（ａ）に示すＰＣの一部を示したものであ
る。また、ＳＣＨＤカウンタ部４からの信号Ｄ１「１
１，１０，１１…００」は、ＰＣ３，ＰＣ２，ＰＣ３…
ＰＣ０に相当するように「３，２，３…０」を２ビット
の信号で示したものである。また、図２（ｄ）の０乃至
７は、ＳＣＨＤ選択部３からＰＣ選択部５に供給される
３ビットの信号Ｄ１を意味する。上記構成のマイクロプ
ロセッサにおいては、ユーザは複数のプログラムの処理
間隔（時間）を一命令単位でＳＣＨＤレジスタファイル
部２に設定出来る。
【００３３】また、中央処理装置は上記のような使用時
間及び使用速度で使用され、レジスタに設定された配列
順で繰り返しＰＣを動作させることにより、各ＰＣはＳ
ＣＨＤに設定されたデータにより定まる一定時間おきに
実行される。これより、必要に応じてプログラム処理の
高速化が出来る。また、各々のプログラムに応じた処理
時間の配分が出来るので、システムの効率が図れる。
【００３４】尚、ＳＣＨＤレジスタファイル部２内の選
択されるべきＳＣＨＤのデータの設定（２ビット×８
個）は、プログラム実行中に必要に応じて命令により変
えることができる。これにより、プログラムの実行順序
を適宜プログラム実行中に切り換えることが出来る。
尚、本発明は上記実施例に限定されず種々の変更が可能
である。例えば、上記実施例ではＳＣＨＤを４つ設けた
が、２つ以上あればよい。また、上記実施例ではＰＣを
４つ設けたが、２つ以上でもよい。
【００３５】例えば、ＳＣＨＤ２を選択している際にＳ
ＣＨＤ設定部１は、バスライン１７からのコマンドに従
って、ＳＣＨＤ１，３，４を自由に書き換える。また、
ＳＣＨＤ選択部３はコマンドに従って、ＳＣＨＤを自由
に選択して、例えばＳＣＨＤ２からＳＣＨＤ３に切り換
える。これにより、プログラムカウンタＰＣの選択順序
がプログラム実行中に切り換えられる。尚、プログラム
カウンタＰＣの選択中の内容自体を書き換えられるよう
にしてもよい。
【００３６】
【発明の効果】上記構成より、ＣＰＵが１つ備えられた
マイクロプロセッサにおいても、ユーザが複数のプログ
ラムの処理時間を一命令単位で設定出来るので、必要に
応じたプログラムを高速で実行出来、プログラムに応じ
た処理時間の配分が出来ると同時にシステム全体の効率
化が図れる。また、プログラムの処理時間が明確化で
き、マイクロプロセッサにおけるリアルタイム（並列）
処理を容易に設計出来る。
【図面の簡単な説明】
【図１】本発明の実施例に係るマイクロプロセッサのブ
ロック図である。
【図２】図１のマイクロプロセッサのＰＣの実行例を示
す図である。
【符号の説明】
１…ＳＣＨＤ設定部、２…ＳＣＨＤレジスタファイル
部、３…ＳＣＨＤ選択部、４…ＳＣＨＤカウンタ部、５
…ＰＣ選択部、６…ＰＣ、Ｄ１…ＳＣＨＤカウンタ部の
セレクト信号、Ｄ２…ＳＣＨＤ選択部の出力信号、１０
…マイクロプロセッサ、１１…Ｉ／Ｏ、１２…ＲＯＭ、
１３…ＲＡＭ、１４…ＡＬＵ、１５…ＰＣ、１６…ＳＣ
ＨＤブロック、１７…バスライン、１８…ＣＰＵ部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 植村 幸政 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭56−157541（ＪＰ，Ａ) 特開 昭62−237531（ＪＰ，Ａ) 特開 平３−222043（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/46

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 独立した複数のプログラムのアドレスを
    保持する複数のプログラムカウント手段と、 前記プログラムカウント手段の選択順序を指示する複数
    のデータが設定される複数のスケジューラと、 前記複数のスケジューラから一つのスケジューラを選択
    し、前記プログラムカウント手段を前記選択されたスケ
    ジューラに設定された前記データに従って、繰り返し選
    択する選択手段と、 前記複数のスケジューラに前記データを設定するととも
    に、プログラムの実行中に前記選択手段により選択され
    ている前記スケジューラ以外のスケジューラの前記デー
    タを書き換えることが可能な設定手段と を具備すること
    を特徴とするマイクロプロセッサ。
  2. 【請求項２】 前記選択手段は、セレクト信号を出力す
    るカウンタ部と、前記カウンタ部からのセレクト信号を
    受けて前記スケジューラに設定されたデータを選択する
    スケジューラ選択部と、前記スケジューラ選択部からの
    出力信号に応じて前記プログラムカウント手段を選択す
    るプログラムカウンタ選択手段から構成されることを特
    徴とする請求項１記載のマイクロプロセッサ。
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