JPH04199514A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH04199514A JPH04199514A JP33583290A JP33583290A JPH04199514A JP H04199514 A JPH04199514 A JP H04199514A JP 33583290 A JP33583290 A JP 33583290A JP 33583290 A JP33583290 A JP 33583290A JP H04199514 A JPH04199514 A JP H04199514A
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- JP
- Japan
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- etching
- film
- etched
- integrated circuit
- semiconductor integrated
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置の製造方法に関するもの
であり、特にＲＩＥのようなドライエツチングを行う際
に、マスクパターンに忠実な高精度の微細加工を可能と
する半導体集積回路装置の製造方法に関するものである
。
であり、特にＲＩＥのようなドライエツチングを行う際
に、マスクパターンに忠実な高精度の微細加工を可能と
する半導体集積回路装置の製造方法に関するものである
。
第２図は従来例における半導体集積回路装置の製造方法
を示す断面図である。１は半導体基板、２は被エツチン
グ膜で例えばＳｉ酸化膜、Ｓｊ窒化膜、多結晶Ｓｉ膜或
いは半導体基板１自身であってもよい。５はフォトレジ
ストであり、被エツチング膜２を形成した後、通常の写
真製版工程を経て所望のフォトレジストパターン５を形
成するものである。
を示す断面図である。１は半導体基板、２は被エツチン
グ膜で例えばＳｉ酸化膜、Ｓｊ窒化膜、多結晶Ｓｉ膜或
いは半導体基板１自身であってもよい。５はフォトレジ
ストであり、被エツチング膜２を形成した後、通常の写
真製版工程を経て所望のフォトレジストパターン５を形
成するものである。
この後、ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｊｏｎ Ｅｔ
ｃｈｉｎｇ）のようなドライエツチングを行うことによ
って、フォトレジストパターン５をマスクとして、被エ
ツチング膜２のパターニングを行う。
ｃｈｉｎｇ）のようなドライエツチングを行うことによ
って、フォトレジストパターン５をマスクとして、被エ
ツチング膜２のパターニングを行う。
フォトレジスト５のパターニングに際しては、フォトレ
ジスト５への入射光とフォトレジスト５と被エツチング
膜２との界面からの反射光との干渉によって定在波か発
生するためにレジストパターン側壁は波打った形状とな
る。エツチングパターンの寸法はレジストパターンの底
部の寸法によって決定されるため、このようにレジスト
パターンの側壁が波打つことはレジストパターン底部の
寸法制御性の劣化を招き、即ち、エツチングパターン底
部の寸法の不安定性を意味する。通常はこのように波打
つ形状を抑えるためにレジストのベーキング焼成を行っ
ている。これによって、レジストパターン５の側壁はな
めらかな形状となり寸法制御性も大幅に改善される。
ジスト５への入射光とフォトレジスト５と被エツチング
膜２との界面からの反射光との干渉によって定在波か発
生するためにレジストパターン側壁は波打った形状とな
る。エツチングパターンの寸法はレジストパターンの底
部の寸法によって決定されるため、このようにレジスト
パターンの側壁が波打つことはレジストパターン底部の
寸法制御性の劣化を招き、即ち、エツチングパターン底
部の寸法の不安定性を意味する。通常はこのように波打
つ形状を抑えるためにレジストのベーキング焼成を行っ
ている。これによって、レジストパターン５の側壁はな
めらかな形状となり寸法制御性も大幅に改善される。
しかし、ＲＩＥのようなドライエツチングに際しては、
このなめらかなレジストパターン側壁において、エツチ
ング種であるイオンか反射し、被エツチング膜２のエツ
チング形状は第２図に示すようないびつな形状となる。
このなめらかなレジストパターン側壁において、エツチ
ング種であるイオンか反射し、被エツチング膜２のエツ
チング形状は第２図に示すようないびつな形状となる。
即ち、半導体基板に垂直に入射するイオン４′は、レジ
ストパターン５の側壁において反射することなく入射し
、レジストパターンに忠実にエツチングを進行させる。
ストパターン５の側壁において反射することなく入射し
、レジストパターンに忠実にエツチングを進行させる。
しかし、半導体基板に対しである角度θて入射したイオ
ン４はレジストパターン５の側壁で反射した後、被エツ
チング膜２のエツチングを進行させる。これによって、
レジストパターン５下部の被エツチング膜２もエツチン
グされ、エツチング後の形状は第２図のようないびつな
形状となる。
ン４はレジストパターン５の側壁で反射した後、被エツ
チング膜２のエツチングを進行させる。これによって、
レジストパターン５下部の被エツチング膜２もエツチン
グされ、エツチング後の形状は第２図のようないびつな
形状となる。
また第３図に示すように、従来のフォトレジスト５をマ
スクとしたエツチングでは、エツチングの進行とともに
フォトレジスト膜中５に入射したイオンによって電荷の
集中が生じ、基板上のフォトレジスト５がある領域付近
に局所的な電界６か発生する。この結果、基板へ入射す
るイオン４の方向がフォトレジスト５近傍に発生した電
界６によって曲げられるためにエツチング形状は歪んで
しまう。
スクとしたエツチングでは、エツチングの進行とともに
フォトレジスト膜中５に入射したイオンによって電荷の
集中が生じ、基板上のフォトレジスト５がある領域付近
に局所的な電界６か発生する。この結果、基板へ入射す
るイオン４の方向がフォトレジスト５近傍に発生した電
界６によって曲げられるためにエツチング形状は歪んで
しまう。
このように従来例においては、半導体基板１に対しであ
る角度で入射するイオン４によるエツチング形状の劣化
は避けられず、特に微細なパターンのエツチングにおい
ては、デバイス精度を劣化させ、歩留りの低下や信頼性
の劣化を招き、大きな問題となっていた。
る角度で入射するイオン４によるエツチング形状の劣化
は避けられず、特に微細なパターンのエツチングにおい
ては、デバイス精度を劣化させ、歩留りの低下や信頼性
の劣化を招き、大きな問題となっていた。
この発明は上記のような問題点を解決するためになされ
たもので、微細なパターンを高精度にエツチングでき、
歩留りの向上と、デバイスの信頼性向上を図ることがで
きる半導体集積回路装置の製造方法を提供することを目
的とする。
たもので、微細なパターンを高精度にエツチングでき、
歩留りの向上と、デバイスの信頼性向上を図ることがで
きる半導体集積回路装置の製造方法を提供することを目
的とする。
この発明に係る半導体集積回路装置の製造方法は、多孔
質性金属膜をエツチングマスクとしてドライエツチング
により、被エツチング膜をエツチングするようにしたも
のである。
質性金属膜をエツチングマスクとしてドライエツチング
により、被エツチング膜をエツチングするようにしたも
のである。
本発明においては、被エツチング膜のドライエツチング
に際して、エツチングマスクとして多孔質性金属膜を用
いたのでエツチングマスクでのイオンの反射かなくなり
、マスクパターンに忠実にドライエツチングか行われ、
高精度な微細加工が可能となる。
に際して、エツチングマスクとして多孔質性金属膜を用
いたのでエツチングマスクでのイオンの反射かなくなり
、マスクパターンに忠実にドライエツチングか行われ、
高精度な微細加工が可能となる。
以下、この発明の一実施例を図について説明する。
第１図は本発明による半導体集積回路装置の製造方法を
示す断面構造図である。図において、１は半導体基板、
２は被エツチング膜で、例えばＳｉ酸化膜、Ｓｉ窒化膜
、多結晶Ｓｉ膜、或いはこれらの複数層から構成される
多層膜である。３は被エツチング膜のエツチングに際し
てエツチングマスクとなる多孔質性金属膜で、例えばＴ
ｉ、ＴｉＮ、 Ｗ、 ＷＳ ｉ、 ＭｏＳ ｉ、 Ｔａ
、 ＴａＳ ｉ。
示す断面構造図である。図において、１は半導体基板、
２は被エツチング膜で、例えばＳｉ酸化膜、Ｓｉ窒化膜
、多結晶Ｓｉ膜、或いはこれらの複数層から構成される
多層膜である。３は被エツチング膜のエツチングに際し
てエツチングマスクとなる多孔質性金属膜で、例えばＴ
ｉ、ＴｉＮ、 Ｗ、 ＷＳ ｉ、 ＭｏＳ ｉ、 Ｔａ
、 ＴａＳ ｉ。
ＴｉＷ等の高融点金属或いはそれらの硅化物、もしくは
窒化物、または高融点金属間の化合物であって、例えば
スパッタリング法あるいはＣＶＤ法によって被エツチン
グ膜２上の全面に形成される。
窒化物、または高融点金属間の化合物であって、例えば
スパッタリング法あるいはＣＶＤ法によって被エツチン
グ膜２上の全面に形成される。
その後、通常の写真製版プロセスによって所望のレジス
トパターンを形成した後、ＲＩＥのようなドライエツチ
ングを行った後、レジストを除去することによって得る
。この時、多孔質性金属膜３の膜厚は、被エツチング膜
２をエツチングする際の選択比にも依るが、通常は２０
００〜３０００人程度以下の膜厚で十分である。また、
多孔質性金属膜３のエツチングに際して、フォトレジス
トをマスクに行うため、従来例の場合と同様にレジスト
側壁でのイオンの反射によるエツチング形状の劣化はあ
るか、多孔質性金属膜３の膜厚か２０００〜３０００人
と比較的薄いために大きな形状の劣化はなく、はぼフォ
トレジストパターン通りの所望のパターンを得ることか
できる。
トパターンを形成した後、ＲＩＥのようなドライエツチ
ングを行った後、レジストを除去することによって得る
。この時、多孔質性金属膜３の膜厚は、被エツチング膜
２をエツチングする際の選択比にも依るが、通常は２０
００〜３０００人程度以下の膜厚で十分である。また、
多孔質性金属膜３のエツチングに際して、フォトレジス
トをマスクに行うため、従来例の場合と同様にレジスト
側壁でのイオンの反射によるエツチング形状の劣化はあ
るか、多孔質性金属膜３の膜厚か２０００〜３０００人
と比較的薄いために大きな形状の劣化はなく、はぼフォ
トレジストパターン通りの所望のパターンを得ることか
できる。
このようにして形成した多孔質性金属膜３のパターンを
マスクとしてＲＩＥを行い、被エツチング膜２のエツチ
ングを行う。この時、基板表面に対しである角度（θ）
を持って入射するイオン４は多孔質性金属膜の膜中へ入
射し、表面での反射は非常に小さい。従って、斜め方向
から入射するイオン４のエツチング形状に及はす悪影響
か少なくなり、高精度のエツチングか可能となる。
マスクとしてＲＩＥを行い、被エツチング膜２のエツチ
ングを行う。この時、基板表面に対しである角度（θ）
を持って入射するイオン４は多孔質性金属膜の膜中へ入
射し、表面での反射は非常に小さい。従って、斜め方向
から入射するイオン４のエツチング形状に及はす悪影響
か少なくなり、高精度のエツチングか可能となる。
また、エツチングマスク３が金属膜であることから従来
のフォトレジスト膜を用いる場合と違ってエツチングマ
スクの電荷の集中（チャージアップ）かないためにエツ
チングマスク中近傍での電界の発生はなく、その結果、
エツチング種であるイオンの方向性に及はす影響も小さ
く、基板に垂直に入射するイオンによってのみエツチン
グが進行するため、この点からも高精度の加工か可能と
なる。
のフォトレジスト膜を用いる場合と違ってエツチングマ
スクの電荷の集中（チャージアップ）かないためにエツ
チングマスク中近傍での電界の発生はなく、その結果、
エツチング種であるイオンの方向性に及はす影響も小さ
く、基板に垂直に入射するイオンによってのみエツチン
グが進行するため、この点からも高精度の加工か可能と
なる。
以上のようにこの発明によれば、ＲＪＥのようなドライ
エツチングに際して、多孔質性金属膜をエツチングマス
クとして使用するようにしたので、マスクの側壁部での
イオンの反射か小さくなり、マスクパターンに忠実な高
精度なエツチングが可能となる効果がある。また、エツ
チングマスク中ての電荷の集中かなく、従って局所的な
電界の発生もないことから、主に基板に垂直に入射する
イオンによってのみエツチングか進行するために、高精
度なエツチングが可能であり、歩留りの向上及び高精度
で高信頼性の半導体集積回路装置の製造か可能となる効
果がある。
エツチングに際して、多孔質性金属膜をエツチングマス
クとして使用するようにしたので、マスクの側壁部での
イオンの反射か小さくなり、マスクパターンに忠実な高
精度なエツチングが可能となる効果がある。また、エツ
チングマスク中ての電荷の集中かなく、従って局所的な
電界の発生もないことから、主に基板に垂直に入射する
イオンによってのみエツチングか進行するために、高精
度なエツチングが可能であり、歩留りの向上及び高精度
で高信頼性の半導体集積回路装置の製造か可能となる効
果がある。
第１図はこの発明の一実施例による半導体集積回路装置
の製造方法を示す断面図、第２図は従来例における半導
体集積回路装置の製造方法を示す断面図、第３図は従来
例の問題点を示す断面図である。 図において、１は半導体基板、２は被エツチング膜、３
は多孔質性金属膜、４は半導体基板に対して角度（θ）
で入射するイオン、４°は半導体基板に垂直に入射する
イオン、５はフォトレジストマスク、６は電界である。 なお図中同一符号は同−又は相当部分を示す。
の製造方法を示す断面図、第２図は従来例における半導
体集積回路装置の製造方法を示す断面図、第３図は従来
例の問題点を示す断面図である。 図において、１は半導体基板、２は被エツチング膜、３
は多孔質性金属膜、４は半導体基板に対して角度（θ）
で入射するイオン、４°は半導体基板に垂直に入射する
イオン、５はフォトレジストマスク、６は電界である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）半導体基板上に素子を形成してなる半導体集積回
路装置の製造方法において、 多孔質性金属膜をマスクとしてドライエッチングを行い
、被エッチング膜のパターニングを行うことを特徴とす
る半導体集積回路装置の製造方法。 - （２）上記多孔質性金属膜は、高融点金属膜、或いは高
融点金属膜の珪化物もしくは高融点金属膜の窒化物また
は高融点金属間化合物であることを特徴とする請求項１
記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33583290A JPH04199514A (ja) | 1990-11-28 | 1990-11-28 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33583290A JPH04199514A (ja) | 1990-11-28 | 1990-11-28 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199514A true JPH04199514A (ja) | 1992-07-20 |
Family
ID=18292906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33583290A Pending JPH04199514A (ja) | 1990-11-28 | 1990-11-28 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199514A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422312A (en) * | 1994-06-06 | 1995-06-06 | United Microelectronics Corp. | Method for forming metal via |
| JP2009135475A (ja) * | 2007-10-31 | 2009-06-18 | Mitsubishi Chemicals Corp | エッチング方法およびそれを用いた光／電子デバイスの製造方法 |
| CN110618179A (zh) * | 2019-09-23 | 2019-12-27 | 正仁（北京）医疗仪器有限公司 | 一种基于纳米多孔金属膜的葡萄糖电化学微电极传感器 |
-
1990
- 1990-11-28 JP JP33583290A patent/JPH04199514A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422312A (en) * | 1994-06-06 | 1995-06-06 | United Microelectronics Corp. | Method for forming metal via |
| JP2009135475A (ja) * | 2007-10-31 | 2009-06-18 | Mitsubishi Chemicals Corp | エッチング方法およびそれを用いた光／電子デバイスの製造方法 |
| CN110618179A (zh) * | 2019-09-23 | 2019-12-27 | 正仁（北京）医疗仪器有限公司 | 一种基于纳米多孔金属膜的葡萄糖电化学微电极传感器 |
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