JPH04199640A - 電界効果半導体装置の製造方法 - Google Patents
電界効果半導体装置の製造方法Info
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- JPH04199640A JPH04199640A JP33175390A JP33175390A JPH04199640A JP H04199640 A JPH04199640 A JP H04199640A JP 33175390 A JP33175390 A JP 33175390A JP 33175390 A JP33175390 A JP 33175390A JP H04199640 A JPH04199640 A JP H04199640A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
電界効果半導体装置、特に、高遮断周波数特性を有する
ショットキゲート型電界効果半導体装置の製造方法に関
し、 ゲート容量を大幅に低減させ、高速動作が可能で、低雑
音性を有する電界効果半導体装置の製造方法を提供する
ことを目的とし、 半絶縁性基板上に、ノンドープＧａＡｓ層、Ｎ”−Ａｌ
ＧａＡｓ層、及びＮ” −ＧａＡｓ層をこの順序で形成
し、前記Ｎ′″−ＧａＡｓ層上部全面に絶縁膜を形成す
る第１の工程と、前記絶縁膜のゲート電極形成予定領域
のゲート長方向に、ゲート長に等しい長さのスペース部
を有し、ゲート幅方向に並んだラインアンドスペース部
又はドツトアンドスペース部を形成する第２の工程と、
前記ラインアンドスペース部又はドツトアンドスペース
部を有する絶縁膜をマスクに前記Ｎ” −ＧａＡＳ層を
選択ドライリセスして、前記Ｎ”−ＡｌＧａＡｓ層表面
まで達するリセス部を形成する第３の工程と、前記リセ
ス部の前記Ｎ”−Ａ、ＩＧａＡＳ層表面とショットキ接
触し、さらに前記スペース部周囲の前記絶縁膜上にも接
触するゲート電極を形成する第４の工程と、前記ゲート
ｒｆｈ極が接触する絶縁膜以外の前記絶縁膜を除去して
前記Ｎ＋−ＧａＡｓ層を露出させ、前記ゲート電極をマ
スクにオーミック金属を形成して、前記Ｎ＋−ＧａＡｓ
層上にソース電極及びドレイン電極を形成する第５の工
程とを有するように構成する。
ショットキゲート型電界効果半導体装置の製造方法に関
し、 ゲート容量を大幅に低減させ、高速動作が可能で、低雑
音性を有する電界効果半導体装置の製造方法を提供する
ことを目的とし、 半絶縁性基板上に、ノンドープＧａＡｓ層、Ｎ”−Ａｌ
ＧａＡｓ層、及びＮ” −ＧａＡｓ層をこの順序で形成
し、前記Ｎ′″−ＧａＡｓ層上部全面に絶縁膜を形成す
る第１の工程と、前記絶縁膜のゲート電極形成予定領域
のゲート長方向に、ゲート長に等しい長さのスペース部
を有し、ゲート幅方向に並んだラインアンドスペース部
又はドツトアンドスペース部を形成する第２の工程と、
前記ラインアンドスペース部又はドツトアンドスペース
部を有する絶縁膜をマスクに前記Ｎ” −ＧａＡＳ層を
選択ドライリセスして、前記Ｎ”−ＡｌＧａＡｓ層表面
まで達するリセス部を形成する第３の工程と、前記リセ
ス部の前記Ｎ”−Ａ、ＩＧａＡＳ層表面とショットキ接
触し、さらに前記スペース部周囲の前記絶縁膜上にも接
触するゲート電極を形成する第４の工程と、前記ゲート
ｒｆｈ極が接触する絶縁膜以外の前記絶縁膜を除去して
前記Ｎ＋−ＧａＡｓ層を露出させ、前記ゲート電極をマ
スクにオーミック金属を形成して、前記Ｎ＋−ＧａＡｓ
層上にソース電極及びドレイン電極を形成する第５の工
程とを有するように構成する。
［産業上の利用分野コ
本発明は、電界効果半導体装置、特に、高遮断周波数特
性を有するショットキゲート型電界効果半導体装置の製
造方法に関する。
性を有するショットキゲート型電界効果半導体装置の製
造方法に関する。
［従来の技術］
近年、集積回路や高周波素子は微細化により種々の性能
が向上しているが、超高速コンピュータに用いる高速集
積回路や、マイクロ波からミリ波帯の超高周波領域で動
作する電界効果半導体装置においては、低雑音の高遮断
周波数特性を有する高性能素子を実現することが要求さ
れている。
が向上しているが、超高速コンピュータに用いる高速集
積回路や、マイクロ波からミリ波帯の超高周波領域で動
作する電界効果半導体装置においては、低雑音の高遮断
周波数特性を有する高性能素子を実現することが要求さ
れている。
第５図に従来の電界効果半導体装置の製造方法を示す。
同図（ａ）〜（Ｃ）を用いて従来のショットキゲート型
電界効果トランジスタの製造工程を説明する。
電界効果トランジスタの製造工程を説明する。
ＧａＡｓ半絶縁性基板１上に活性層２を形成した後、素
子間分離（図示せず）を行う（同図（ａ））。
子間分離（図示せず）を行う（同図（ａ））。
素子分離により画定された素子形成領域内の活性層２上
に、相対向してソース電極３、ドレイン電極４を形成す
る（同図（ｂ））。
に、相対向してソース電極３、ドレイン電極４を形成す
る（同図（ｂ））。
ソース電極３とドレイン電極４間の活性層２上の一部を
リセスエッチングして四部５を形成し、凹部５上にショ
ットキ接触するゲート電極６を形成する（同図（Ｃ））
。
リセスエッチングして四部５を形成し、凹部５上にショ
ットキ接触するゲート電極６を形成する（同図（Ｃ））
。
このようにして、ＧａＡｓ半絶縁性基板１上に形成され
た活性層２上の素子形成領域内にショットキゲート型電
界効果トランジスタが形成される。
た活性層２上の素子形成領域内にショットキゲート型電
界効果トランジスタが形成される。
第６図は、上記のショットキゲート型電界効果トランジ
スタと同様に形成され、ゲート電極６がＴ型構造である
Ｔ型ゲート電極を有する従来のショットキゲート型電界
効果トランジスタである。
スタと同様に形成され、ゲート電極６がＴ型構造である
Ｔ型ゲート電極を有する従来のショットキゲート型電界
効果トランジスタである。
第７図は、第６図と同様のＴ型ゲート１１１Ｉ造のゲー
ト電極を有し、ソース電極３及びドレイン電極４をゲー
ト電４Ｎ！６形成後、ゲート電極６をマスクにして形成
した従来のショットキゲート型電界効果トランジスタで
ある。
ト電極を有し、ソース電極３及びドレイン電極４をゲー
ト電４Ｎ！６形成後、ゲート電極６をマスクにして形成
した従来のショットキゲート型電界効果トランジスタで
ある。
これら第５図乃至第７図に示す従来の電界効果トランジ
スタは、ゲート電極６のゲート長を短縮させることによ
り、ゲート容量の低減を図っている。第６図及び第７図
の電界効果トランジスタでは、ゲート電ｖｉ１６の構造
をＴ型構造とすることにより、ゲート長の短縮に伴うゲ
ート抵抗の増加を大幅に低減させている。
スタは、ゲート電極６のゲート長を短縮させることによ
り、ゲート容量の低減を図っている。第６図及び第７図
の電界効果トランジスタでは、ゲート電ｖｉ１６の構造
をＴ型構造とすることにより、ゲート長の短縮に伴うゲ
ート抵抗の増加を大幅に低減させている。
さらに、第７図の電界効果トランジスタでは、ソース＄
１＃１３とドレイン電極４を、ゲート電極６をマスクと
したセルファラインで形成することにより、ソース抵抗
を低減させている。いずれの電界効果トランジスタも基
板の最適化がなされ、高性能化は一段と進んでいる。
１＃１３とドレイン電極４を、ゲート電極６をマスクと
したセルファラインで形成することにより、ソース抵抗
を低減させている。いずれの電界効果トランジスタも基
板の最適化がなされ、高性能化は一段と進んでいる。
［発明が解法しようとする課題］
電界効果トランジスタ等の電界効果半導体装置において
、高速での動作を可能にすること、すなわち、高遮断周
波数特性の向上は不可欠であり、遮断周波数を高くする
ことは重大な課題となっている。
、高速での動作を可能にすること、すなわち、高遮断周
波数特性の向上は不可欠であり、遮断周波数を高くする
ことは重大な課題となっている。
一般に遮断周波数を向上させる要因として、ゲート電極
長の短縮、直列抵抗の低減、寄生容量の低減、ゲート抵
抗の低減、キャリア移動度の向上等が考えられる。
長の短縮、直列抵抗の低減、寄生容量の低減、ゲート抵
抗の低減、キャリア移動度の向上等が考えられる。
しかしながら、ゲート電極長の！＠綿によって、。
遮断周波数を向上する試みについては、近年、ゲート電
極長が０．１〜０．２５μｍと著しく微細化されており
、これ以上微細化することは困離である。
極長が０．１〜０．２５μｍと著しく微細化されており
、これ以上微細化することは困離である。
また、ゲート容量を低減する試みについては、ゲート容
量が、ゲート電極長とゲート電極幅、キャリア濃度によ
って決まり、ゲート電極長の短縮については前述のよう
な制約があり、ゲート電極幅を狭くすることやキャリア
濃度を低くすることにも、要求される特性との関係で自
ずから限界がある。
量が、ゲート電極長とゲート電極幅、キャリア濃度によ
って決まり、ゲート電極長の短縮については前述のよう
な制約があり、ゲート電極幅を狭くすることやキャリア
濃度を低くすることにも、要求される特性との関係で自
ずから限界がある。
そのため、ゲート容量をこれ以上低減することは、従来
のゲートａ造によっては困離であるという問題があった
。
のゲートａ造によっては困離であるという問題があった
。
本発明の目的は、ゲート容量を大幅に低減させ、高速動
作が可能で、低雑音性を有する電界効果半導体装置の製
造方法を提供することにある。
作が可能で、低雑音性を有する電界効果半導体装置の製
造方法を提供することにある。
［課題を解決するための手段］
上記目的は、半１ｅ縁性基板上に、ノンドーグＧａＡｓ
層、Ｎ”−ＡｌＧａＡｓ層、及びＮ” −ＧａＡｓ層を
この順序で形成し、前記Ｎ’ −ＧａＡＳ層上部全面に
絶縁膜を形成する第１の工程と、前記絶縁膜のゲート電
極形成予定領域のゲート長方向に、ゲート長に等しい長
さのスペース部を有し、ゲート幅方向に並んだラインア
ンドスペース部又はドツトアンドスペース部を形成する
第２の工程と、前記ラインアンドスペース部又はドツト
アンドスペース部を有する絶縁膜をマスクに前記Ｎ”−
ＧａＡｓ層を選択ドライリセスして、前記Ｎ” Ａｌ
ＧａＡｓ層表面まで達するリセス部を形成する第３の工
程と、前記リセス部の前記Ｎ＋−ＡｌＧａＡｓ層表面と
ショットキ接触し、さらに前記スペース部周囲の前記絶
縁膜上にも接触するゲート電極を形成する第４の工程と
、前記ゲート電極が接触する絶縁膜以外の前記絶縁膜を
除去して前記Ｎ”−ＧａＡｓ層を露出させ、前記ゲート
を極をマスクにオーミック金属を形成して、前記Ｎ”
−ＧａＡｓ層上にソース電極及びドレイン電極を形成す
る第５の工程とを有することを特徴とする電界効果半導
体装置の製造方法によって達成される。
層、Ｎ”−ＡｌＧａＡｓ層、及びＮ” −ＧａＡｓ層を
この順序で形成し、前記Ｎ’ −ＧａＡＳ層上部全面に
絶縁膜を形成する第１の工程と、前記絶縁膜のゲート電
極形成予定領域のゲート長方向に、ゲート長に等しい長
さのスペース部を有し、ゲート幅方向に並んだラインア
ンドスペース部又はドツトアンドスペース部を形成する
第２の工程と、前記ラインアンドスペース部又はドツト
アンドスペース部を有する絶縁膜をマスクに前記Ｎ”−
ＧａＡｓ層を選択ドライリセスして、前記Ｎ” Ａｌ
ＧａＡｓ層表面まで達するリセス部を形成する第３の工
程と、前記リセス部の前記Ｎ＋−ＡｌＧａＡｓ層表面と
ショットキ接触し、さらに前記スペース部周囲の前記絶
縁膜上にも接触するゲート電極を形成する第４の工程と
、前記ゲート電極が接触する絶縁膜以外の前記絶縁膜を
除去して前記Ｎ”−ＧａＡｓ層を露出させ、前記ゲート
を極をマスクにオーミック金属を形成して、前記Ｎ”
−ＧａＡｓ層上にソース電極及びドレイン電極を形成す
る第５の工程とを有することを特徴とする電界効果半導
体装置の製造方法によって達成される。
また、上記目的は、半絶縁性基板上に、ノンドープＧａ
Ａｓ層、Ｎ”−ＡＩ ＧａＡｓ層、及びＮ’−ＧａＡｓ
層をこの順序で形成し、前記Ｎ”−Ｇ ａ Ａ、 ｓ
Ｍ上部全面に第１の１ｅ緑膜を形成する第１の工程と、
前記第１の絶縁膜のゲート電極形成予定領域に、ゲート
長に等しい幅の一辺を有し、ゲート幅方向にのびた長方
形形状の開口部を形成し、前記開口部に前記Ｎ” −Ｇ
ａＡｓ層を露出させる第２の工程と、前記開口部内に露
出した前記Ｎ＋−ＧａＡｓ層及び前記第１の絶縁膜上に
第２の絶縁膜を形成する第３の工程と、前記第２の絶縁
膜のゲート電極形成予定領域のゲート長方向に、ゲート
長に等しい長さのスペース部を有し、ゲート幅方向に並
んだラインアンドスペース部又はドツトアンドスペース
部を形成する第４の工程と、前記ラインアンドスペース
部又はドツトアンドスペース部を有する第２の絶縁膜を
マスクに前記Ｎ“−ＧａＡｓ層を選択ドライリセスして
、前記Ｎ”−ＡｌＧａＡｓ層表面まで達するリセス部を
形成する第５の工程と、前記第２の絶縁膜を除去した後
、前記リセス部の前記Ｎ”−ＡｌＧａＡｓ層表面とショ
ットキ接触し、さらに前記スペース部周囲の前記第１の
絶縁膜上にも接触するゲート電極を形成する第６の工程
と、前記ゲート電極が接触する第１の絶縁膜以外の前記
第１の絶縁膜を除去して前記Ｎ”−ＧａＡｓ層を露出さ
せ、前記ゲート電極をマスクにオーミック金属を形成し
て、前記Ｎ” −ＧａＡｓ層上にソース電極及びドレイ
ン電極を形成する第７の工程とを有することを特徴とす
る電界効果半導体装置の！！！遣方法によって達成され
る。
Ａｓ層、Ｎ”−ＡＩ ＧａＡｓ層、及びＮ’−ＧａＡｓ
層をこの順序で形成し、前記Ｎ”−Ｇ ａ Ａ、 ｓ
Ｍ上部全面に第１の１ｅ緑膜を形成する第１の工程と、
前記第１の絶縁膜のゲート電極形成予定領域に、ゲート
長に等しい幅の一辺を有し、ゲート幅方向にのびた長方
形形状の開口部を形成し、前記開口部に前記Ｎ” −Ｇ
ａＡｓ層を露出させる第２の工程と、前記開口部内に露
出した前記Ｎ＋−ＧａＡｓ層及び前記第１の絶縁膜上に
第２の絶縁膜を形成する第３の工程と、前記第２の絶縁
膜のゲート電極形成予定領域のゲート長方向に、ゲート
長に等しい長さのスペース部を有し、ゲート幅方向に並
んだラインアンドスペース部又はドツトアンドスペース
部を形成する第４の工程と、前記ラインアンドスペース
部又はドツトアンドスペース部を有する第２の絶縁膜を
マスクに前記Ｎ“−ＧａＡｓ層を選択ドライリセスして
、前記Ｎ”−ＡｌＧａＡｓ層表面まで達するリセス部を
形成する第５の工程と、前記第２の絶縁膜を除去した後
、前記リセス部の前記Ｎ”−ＡｌＧａＡｓ層表面とショ
ットキ接触し、さらに前記スペース部周囲の前記第１の
絶縁膜上にも接触するゲート電極を形成する第６の工程
と、前記ゲート電極が接触する第１の絶縁膜以外の前記
第１の絶縁膜を除去して前記Ｎ”−ＧａＡｓ層を露出さ
せ、前記ゲート電極をマスクにオーミック金属を形成し
て、前記Ｎ” −ＧａＡｓ層上にソース電極及びドレイ
ン電極を形成する第７の工程とを有することを特徴とす
る電界効果半導体装置の！！！遣方法によって達成され
る。
［作用］
本発明によれば、ゲート容量を大幅に低減させ５、高速
動作が可能で、低雑音性を有する電界効果半導体装置を
実現することができる。
動作が可能で、低雑音性を有する電界効果半導体装置を
実現することができる。
［実施例］
本発明の第１の実施例による電界効果半導体装置の製造
方法を第１図を用いて説明する。
方法を第１図を用いて説明する。
本実施例は、ペテロ接合界面に蓄積された移動度の高い
電子を利用した電界効果トランジスタであるＨＥＭＴの
製造工程に、本発明を適用した例である。
電子を利用した電界効果トランジスタであるＨＥＭＴの
製造工程に、本発明を適用した例である。
ＧａＡｓからなる半絶縁性基板１１上に、能動層である
ノンドープＧａＡｓ層１２、電子供給層であるＮ” −
Ａ Ｉ ＧａＡｓ層１３、及びキャップ層であるＮ”−
ＧａＡｓ層１４をこの順序でエピタキシャル成長法によ
り形成する（同図（ａ））。
ノンドープＧａＡｓ層１２、電子供給層であるＮ” −
Ａ Ｉ ＧａＡｓ層１３、及びキャップ層であるＮ”−
ＧａＡｓ層１４をこの順序でエピタキシャル成長法によ
り形成する（同図（ａ））。
次に、素子形成領域を取り囲む枠状の領域に素子分離領
域４０を形成する。同図（ｂｌ）は、素子分離領域４０
で画定された素子形成領域の平面図である。同図（ｂｌ
）のＡ−Ａ断面線は、素子領域内に形成されるべきゲー
ト電極形成予定領域のゲート幅方向に引いた線である。
域４０を形成する。同図（ｂｌ）は、素子分離領域４０
で画定された素子形成領域の平面図である。同図（ｂｌ
）のＡ−Ａ断面線は、素子領域内に形成されるべきゲー
ト電極形成予定領域のゲート幅方向に引いた線である。
同図（ｂｌ）のＡ−Ａ断面線での断面図を同図（ｂ２）
に示す。
に示す。
次に、Ｎ”−ＧａＡｓｊｉｌ１４上部全面に絶縁膜１５
′を形成する（同図（Ｃ））。
′を形成する（同図（Ｃ））。
次に、絶縁膜１５′上部全面にポジレジスト１６′を塗
布しく同図（ｄ））、ゲート電極形成予定領域のゲート
幅方向に直交する向きにライン部とスペース部の幅が各
々０．１μｍ程度で、スペース部の長さが１μｍ稈度の
ラインアンドスペース状のレジストパターン１６を形成
する（同図（ｅｌ）、（ｅ２））。
布しく同図（ｄ））、ゲート電極形成予定領域のゲート
幅方向に直交する向きにライン部とスペース部の幅が各
々０．１μｍ程度で、スペース部の長さが１μｍ稈度の
ラインアンドスペース状のレジストパターン１６を形成
する（同図（ｅｌ）、（ｅ２））。
このレジストパターン１６をマスクとして絶縁膜１５′
に異方性エツチングを選択的に行い、ラインアンドスペ
ース部を有する絶縁膜１５を形成する（同図（ｆ））。
に異方性エツチングを選択的に行い、ラインアンドスペ
ース部を有する絶縁膜１５を形成する（同図（ｆ））。
次に、レジストパターン１６を除去しく同図（ｇ））、
ラインアンドスペース部を有する絶縁膜１５をマスクに
Ｎ” −ＧａＡｓ層１４を選択ドライリセスして、Ｎ”
−ＡｌＧａＡｓ層１３表面まで達する、ゲート幅方向に
並んだ複数のリセス部１７を形成する（同図（ｈ））。
ラインアンドスペース部を有する絶縁膜１５をマスクに
Ｎ” −ＧａＡｓ層１４を選択ドライリセスして、Ｎ”
−ＡｌＧａＡｓ層１３表面まで達する、ゲート幅方向に
並んだ複数のリセス部１７を形成する（同図（ｈ））。
このリセスエッチングに際して、Ｎ” −ＧａＡｓ層１
４下のＮ”−ＡｌＧａＡｓ層１３がエツチングストッパ
として機能している。
４下のＮ”−ＡｌＧａＡｓ層１３がエツチングストッパ
として機能している。
次に、基板上部全面に、少なくとも１層以上のゲート金
属１８′を被着するく同図（ｉ））。
属１８′を被着するく同図（ｉ））。
次に、ゲート金属１８′上にネガレジストを塗布し、バ
ターニングして、ゲート幅方向と直角方向のリセス部１
７の長さより長い幅を有し、ゲート幅方向に並んで形成
された複数のリセス部１７を覆うようなネガレジストパ
ターン１９を形成する（同図（ｊｌ）、（ｊ２））。
ターニングして、ゲート幅方向と直角方向のリセス部１
７の長さより長い幅を有し、ゲート幅方向に並んで形成
された複数のリセス部１７を覆うようなネガレジストパ
ターン１９を形成する（同図（ｊｌ）、（ｊ２））。
次に、ネガレジストパターン１つをマスクとして、露出
しているゲート金属１８′をエツチング除去して、ゲー
ト電ｆｉ！１８を形成する（同図（ｋｌ））。同図（ｋ
３）は同図（ｋｌ）のＢ−Ｂ断面であり、ライン部にお
ける断面形状を示す。同図（ｋ４）は同図（ｋｌ）のＣ
−Ｃ断面であり、リセス部１７が形成されたスペース部
の断面形状を示している。
しているゲート金属１８′をエツチング除去して、ゲー
ト電ｆｉ！１８を形成する（同図（ｋｌ））。同図（ｋ
３）は同図（ｋｌ）のＢ−Ｂ断面であり、ライン部にお
ける断面形状を示す。同図（ｋ４）は同図（ｋｌ）のＣ
−Ｃ断面であり、リセス部１７が形成されたスペース部
の断面形状を示している。
さらにネガレジストパターン１９をマスクとしてネガレ
ジストパターン１９外のラインアンドスペース部を有す
る絶縁膜１５をエツチングにより除去する（同図（１１
）、（１２）、（１３）、（１４））。
ジストパターン１９外のラインアンドスペース部を有す
る絶縁膜１５をエツチングにより除去する（同図（１１
）、（１２）、（１３）、（１４））。
次に、ネガレジストパターン１９を除去しく同図（ｍｌ
）、（ｍ２）、〈ｍ３）、（ｍ４））、ゲート電極１８
をマスクにオーミック金属２１を被着しく同図（ｎｌ）
、（ｎ２）、（ｎ３）、（ｎ４））、不要部をエツチン
グ除去してソース電極２９、ドレイン電極３０及び上部
ゲート電極３３を形成する（同図（０）、（Ｐ））。
）、（ｍ２）、〈ｍ３）、（ｍ４））、ゲート電極１８
をマスクにオーミック金属２１を被着しく同図（ｎｌ）
、（ｎ２）、（ｎ３）、（ｎ４））、不要部をエツチン
グ除去してソース電極２９、ドレイン電極３０及び上部
ゲート電極３３を形成する（同図（０）、（Ｐ））。
このようにして、Ｔ型構造のゲート電極１８を有するＨ
ＥＭＴか形成される。
ＥＭＴか形成される。
ゲート電［ｉ１８は、ゲート幅方向に並んだ複数のリセ
ス部１７において、電子供給層であるＮ４−ＡｌＧａＡ
ｓ層１３とショットキ接触している。
ス部１７において、電子供給層であるＮ４−ＡｌＧａＡ
ｓ層１３とショットキ接触している。
またゲート電極１８は、複数のリセス部１７間において
は；電子供給層であるＮ” −Ａ Ｉ ＧａＡ ｓ層１
３上部にＮ”−ＧａＡｓ層１４を介して形成されたライ
ンアンドスペース部を有する絶縁ＩＩ５のライン部と接
触し、電子供給層であるＮ”−ＡｌＧａＡｓ層１３と接
触しない、すなわち、本実施例の電界効果半導体装置に
よれば、電子供給層と、ゲート幅方向にラインアンドス
ペース状にショットキ接触するゲート電極を形成したこ
とにより、大幅にゲート容量を低減させることができる
。
は；電子供給層であるＮ” −Ａ Ｉ ＧａＡ ｓ層１
３上部にＮ”−ＧａＡｓ層１４を介して形成されたライ
ンアンドスペース部を有する絶縁ＩＩ５のライン部と接
触し、電子供給層であるＮ”−ＡｌＧａＡｓ層１３と接
触しない、すなわち、本実施例の電界効果半導体装置に
よれば、電子供給層と、ゲート幅方向にラインアンドス
ペース状にショットキ接触するゲート電極を形成したこ
とにより、大幅にゲート容量を低減させることができる
。
従って、ゲート電極のショットキ接触部分を従来の１０
〜５０％程度低減させることができる。
〜５０％程度低減させることができる。
このため、ゲート容量は１０〜５０％減るので、遮断周
波数は、１〜２倍増加し、電界効果半導体装置の高性能
化に寄与することができる。
波数は、１〜２倍増加し、電界効果半導体装置の高性能
化に寄与することができる。
本発明の第２の実施例による電界効果半導体装置の製造
方法を第２図を用いて説明する。
方法を第２図を用いて説明する。
本実施例において、半絶縁性基板１１上にノンドープＧ
ａＡｓ層１２、Ｎ”−ＡｌＧａＡｓ層１３、Ｎ”−Ｇａ
Ａｓ層１４をこの順で形成し、素子分離領ｊｌｌｌｉ４
０を形成し、Ｎ”−ＧａＡｓ層１４上に絶縁ＷＡ１５′
を形成する工程までは第１の実施例と同様である（第２
図（ａ））。
ａＡｓ層１２、Ｎ”−ＡｌＧａＡｓ層１３、Ｎ”−Ｇａ
Ａｓ層１４をこの順で形成し、素子分離領ｊｌｌｌｉ４
０を形成し、Ｎ”−ＧａＡｓ層１４上に絶縁ＷＡ１５′
を形成する工程までは第１の実施例と同様である（第２
図（ａ））。
絶縁ｐＡ１５′を形成した後、絶縁膜１５′上にポジレ
ジスト４２を塗布し、パターニングして、例えば１μｍ
程度のゲート長に等しい幅の一辺を有し、ゲート幅方向
にのびたゲート電極形成領域を含む長方形形状の開口部
を形成し、開口部内に絶縁膜１５′を露出させる（同図
（ｂｌ）、（ｂ２））。
ジスト４２を塗布し、パターニングして、例えば１μｍ
程度のゲート長に等しい幅の一辺を有し、ゲート幅方向
にのびたゲート電極形成領域を含む長方形形状の開口部
を形成し、開口部内に絶縁膜１５′を露出させる（同図
（ｂｌ）、（ｂ２））。
次に、開口部を有するポジレジスト４２をマスクに、絶
縁膜１５′に対し選択的に異方性上・ソチングを行い、
ゲート長に等しい幅の一辺を有し、ゲート幅方向にのび
たゲート電極形成領域を含み、Ｎ”−ＧａＡｓ層１４が
露出した、長方形形状の開口部を有する絶縁膜１５を形
成する（同図（Ｃ１）、（Ｃ２））。
縁膜１５′に対し選択的に異方性上・ソチングを行い、
ゲート長に等しい幅の一辺を有し、ゲート幅方向にのび
たゲート電極形成領域を含み、Ｎ”−ＧａＡｓ層１４が
露出した、長方形形状の開口部を有する絶縁膜１５を形
成する（同図（Ｃ１）、（Ｃ２））。
次に、ポジレジスト４２を除去する（同図（ｄｌ）、（
ｄ２））。
ｄ２））。
次に、基板全面に絶縁１］！４４を形成する（同図（ｅ
ｌ））、同図（Ｃ２）は同図（ｅｌ）のＡ−Ａ断面図、
同図（Ｃ３））は同図（ｅｌ）のＢ−Ｂ断面図である。
ｌ））、同図（Ｃ２）は同図（ｅｌ）のＡ−Ａ断面図、
同図（Ｃ３））は同図（ｅｌ）のＢ−Ｂ断面図である。
この後は、第１の実施例における第１図（ｄ）以後の工
程と同様である。
程と同様である。
第１の実施例における、ラインアンドスペース状のレジ
ストパターン１６による絶縁膜のエツチングは絶縁ＷＡ
４４に対してのみ行う。こうすることにより、レジスト
パターン１６で形成されるラインアンドスペースの長さ
が不均一でも、絶縁膜１５ですでにゲート長を画定して
いるのでゲート長の均一化を図ることができる。
ストパターン１６による絶縁膜のエツチングは絶縁ＷＡ
４４に対してのみ行う。こうすることにより、レジスト
パターン１６で形成されるラインアンドスペースの長さ
が不均一でも、絶縁膜１５ですでにゲート長を画定して
いるのでゲート長の均一化を図ることができる。
本発明の第３の実施例による電界効果半導体装置の製造
方法を第３図を用いて説明する。
方法を第３図を用いて説明する。
本実施例における電界効果半導体装置の製造方法は、第
１の実施例における第１図（ａ）〜（ｈ）までは同一の
製造工程である。
１の実施例における第１図（ａ）〜（ｈ）までは同一の
製造工程である。
第３図（ａ）〜（ｇ）は、第１図（ｋｌ）におけるＢ−
Ｂ断面図を示す。
Ｂ断面図を示す。
基板全面に、第１の実施例の第１図（ｉ）におけるゲー
ト金属よりも薄く、−層以上のゲート金属１８′を形成
する（第３図（ａ））。
ト金属よりも薄く、−層以上のゲート金属１８′を形成
する（第３図（ａ））。
次に、Ｔ型構造のゲート電極の上部寸法と同じ長さの開
口を有するレジストパターン２６を形成する（同図（ｂ
））。
口を有するレジストパターン２６を形成する（同図（ｂ
））。
次に、レジストパターン２６をマスクに選択鍍金を行い
鍍金部４６を形成する（同図（Ｃ））。
鍍金部４６を形成する（同図（Ｃ））。
次に、レジストパターン２６を除去してから（同図（ｄ
））、鍍金部４６をマスクに不要なゲート金属１８′を
除去しく同図（ｅ））、次に、やはり鍍金部４６をマス
クに絶縁ＷＡ１５を工・ソチングにより除去して、ゲー
ト金属２７を完成させる（同図（ｆ））。
））、鍍金部４６をマスクに不要なゲート金属１８′を
除去しく同図（ｅ））、次に、やはり鍍金部４６をマス
クに絶縁ＷＡ１５を工・ソチングにより除去して、ゲー
ト金属２７を完成させる（同図（ｆ））。
次に、基板全面にオーミック金属を被着し、ゲート金属
２７をマスクとしてソース電極２９及びドレイン電極３
０を形成することにより、ＨＥＭＴが完成する（同図（
ｇ））。
２７をマスクとしてソース電極２９及びドレイン電極３
０を形成することにより、ＨＥＭＴが完成する（同図（
ｇ））。
本発明の第４の実施例による電界効果半導体装置の製造
方法を第４図を用いて説明する。
方法を第４図を用いて説明する。
第４図（ａ）〜（ｇ）は、第１図（ｋｌ）におけるＢ−
Ｂ断面図を示す。
Ｂ断面図を示す。
本実施例において、半絶縁性基板ｌｌ上にノンドープＧ
ａＡｓ層１２、Ｎ”−ＡｌＧａＡｓ層１３、Ｎ”−Ｇａ
Ａｓ層１４をこの順で形成し、索子分離領域４０を形成
する工程までは第１の実施例と同様である（第１図（ａ
）、（ｂｌ）及び（ｂ２））。
ａＡｓ層１２、Ｎ”−ＡｌＧａＡｓ層１３、Ｎ”−Ｇａ
Ａｓ層１４をこの順で形成し、索子分離領域４０を形成
する工程までは第１の実施例と同様である（第１図（ａ
）、（ｂｌ）及び（ｂ２））。
まず、キャップ層であるＮ”−ＧａＡｓ層Ｉ４上にソー
ス電極２９及びドレイン電極３ｏを形成する（第４図（
ａ））。
ス電極２９及びドレイン電極３ｏを形成する（第４図（
ａ））。
次に、基板全面に絶縁膜１５′を形成し、ソース電極２
９とドレイン電極３０間にラインアンドスペース部を形
成する（同図（ｂ））。
９とドレイン電極３０間にラインアンドスペース部を形
成する（同図（ｂ））。
次に、基板全面にゲート金属１８′を形成する（同図（
Ｃ））。
Ｃ））。
次に、ゲート金属１８′上にネガレジストを塗布し、パ
ターニングしてゲート形成予定領域にネガレジストパタ
ーン１９を形成しく同図（ｄ））、ネガレジストパター
ン１つをマスクとしてゲート金属１８′をエツチング除
去する（同図（ｅ））。
ターニングしてゲート形成予定領域にネガレジストパタ
ーン１９を形成しく同図（ｄ））、ネガレジストパター
ン１つをマスクとしてゲート金属１８′をエツチング除
去する（同図（ｅ））。
次に、ネガレジストパターン１９をマスクとして不要な
絶縁膜１５を除去しく同図（ｆ））、ネガレジストパタ
ーン１９を除去し、ＨＥＭＴが完成する（同図（ｇ））
。
絶縁膜１５を除去しく同図（ｆ））、ネガレジストパタ
ーン１９を除去し、ＨＥＭＴが完成する（同図（ｇ））
。
本発明は上記実施例に限らず種々の変形が可能である。
例えば、上記実施例においては、ゲート電極か電子供＃
＠層とラインアンドスペース状に接触するように形成し
たが、ドツトアンドスペース状に接触するように形成し
てもよい。
＠層とラインアンドスペース状に接触するように形成し
たが、ドツトアンドスペース状に接触するように形成し
てもよい。
［発明の効果］
以上の通り、本発明によれば、ゲート容量を大幅に低減
させ、高速動作が可能で、低雑音性を有する電界効果半
導体装置を実現することができる。
させ、高速動作が可能で、低雑音性を有する電界効果半
導体装置を実現することができる。
第１図は本発明の第１の実施例による電界効果半導体装
置の製造工程図、 第２図は本発明の第２の実施例による電界効果半導体装
置の製造工程図、 第３図は本発明の第３の実施例による電界効果半導体装
置の製造工程図、 第４図は本発明の第４の実施例による電界効果半導体装
置の製造工程図、 第５図は従来の電界効果半導体装置の製造方法を示す図
、 第６図は従来の電界効果半導体装置を示す図、第７図は
従来の電界効果半導体装置を示す図である。 図において、 １・・・ＧａＡｓ半絶縁性基板 ２・・・活性層 ３・・・ソース電極 ４・・・ドレイン電極 ５・・・凹部 ６・・・ゲート電極 １１・・・半絶縁性基板 １２・・・ノンドープＧａＡｓ層 １３−Ｎ”−ＡｌＧａＡｓ層 １４−Ｎ＋−ＧａＡｓ層 １５・・・ラインアンドスペース部を有する絶縁膜１５
′・・・絶縁膜 １６・・・レジストパターン １６′・・・ポジレジスト １７・・・リセス部 １８・・・ゲート電極 １８′・・・ゲート金属 １９・・・ネガレジストパターン ２１・・・オーミック金属 ２６・・・レジストパターン ２７・・・ゲート電極 ２９・・・ソース電極 ３０・・・ドレイン電極 ３３・・・上部ゲート電極 ４０・・・素子分離領域 ４２・・・ポジレジスト ４４・・・絶縁膜 ４６・・・鍍金部 出願人 富 士 通 株 式 会 社代理
人 弁理士 北 野 好 １第１図（その１） 第１図（その２） １９〜−−ネガしりストｊマターリ 本発明の第１の実施例による電界効果半導体装置の製造
工程図第１図（その３） 第１図（その４） ４２−−ボジレラス］・ 本発明の第２の実施例による電界効果半導体装置の製造
工程図第２図（その１） 第２図（その２） 第３図（その１） 本発明の第３の実施例による電界効果半導体装置の製造
工程図第３図（その２） 第４図（その１） 第５図 第６図 第７図
置の製造工程図、 第２図は本発明の第２の実施例による電界効果半導体装
置の製造工程図、 第３図は本発明の第３の実施例による電界効果半導体装
置の製造工程図、 第４図は本発明の第４の実施例による電界効果半導体装
置の製造工程図、 第５図は従来の電界効果半導体装置の製造方法を示す図
、 第６図は従来の電界効果半導体装置を示す図、第７図は
従来の電界効果半導体装置を示す図である。 図において、 １・・・ＧａＡｓ半絶縁性基板 ２・・・活性層 ３・・・ソース電極 ４・・・ドレイン電極 ５・・・凹部 ６・・・ゲート電極 １１・・・半絶縁性基板 １２・・・ノンドープＧａＡｓ層 １３−Ｎ”−ＡｌＧａＡｓ層 １４−Ｎ＋−ＧａＡｓ層 １５・・・ラインアンドスペース部を有する絶縁膜１５
′・・・絶縁膜 １６・・・レジストパターン １６′・・・ポジレジスト １７・・・リセス部 １８・・・ゲート電極 １８′・・・ゲート金属 １９・・・ネガレジストパターン ２１・・・オーミック金属 ２６・・・レジストパターン ２７・・・ゲート電極 ２９・・・ソース電極 ３０・・・ドレイン電極 ３３・・・上部ゲート電極 ４０・・・素子分離領域 ４２・・・ポジレジスト ４４・・・絶縁膜 ４６・・・鍍金部 出願人 富 士 通 株 式 会 社代理
人 弁理士 北 野 好 １第１図（その１） 第１図（その２） １９〜−−ネガしりストｊマターリ 本発明の第１の実施例による電界効果半導体装置の製造
工程図第１図（その３） 第１図（その４） ４２−−ボジレラス］・ 本発明の第２の実施例による電界効果半導体装置の製造
工程図第２図（その１） 第２図（その２） 第３図（その１） 本発明の第３の実施例による電界効果半導体装置の製造
工程図第３図（その２） 第４図（その１） 第５図 第６図 第７図
Claims (1)
- 【特許請求の範囲】 １、半絶縁性基板上に、ノンドープＧａＡｓ層、Ｎ＾＋
−ＡｌＧａＡｓ層、及びＮ＾＋−ＧａＡｓ層をこの順序
で形成し、前記Ｎ＾＋−ＧａＡｓ層上部全面に絶縁膜を
形成する第１の工程と、 前記絶縁膜のゲート電極形成予定領域のゲート長方向に
、ゲート長に等しい長さのスペース部を有し、ゲート幅
方向に並んだラインアンドスペース部又はドットアンド
スペース部を形成する第２の工程と、 前記ラインアンドスペース部又はドットアンドスペース
部を有する絶縁膜をマスクに前記Ｎ＾＋−ＧａＡｓ層を
選択ドライリセスして、前記Ｎ＾＋−ＡｌＧａＡｓ層表
面まで達するリセス部を形成する第３の工程と、 前記リセス部の前記Ｎ＾＋−ＡｌＧａＡｓ層表面とショ
ットキ接触し、さらに前記スペース部周囲の前記絶縁膜
上にも接触するゲート電極を形成する第４の工程と、 前記ゲート電極が接触する絶縁膜以外の前記絶縁膜を除
去して前記Ｎ＾＋−ＧａＡｓ層を露出させ、前記ゲート
電極をマスクにオーミック金属を形成して、前記Ｎ＾＋
−ＧａＡｓ層上にソース電極及びドレイン電極を形成す
る第５の工程と を有することを特徴とする電界効果半導体装置の製造方
法。 ２、半絶縁性基板上に、ノンドープＧａＡｓ層、Ｎ＾＋
−ＡｌＧａＡｓ層、及びＮ＾＋−ＧａＡｓ層をこの順序
で形成し、前記Ｎ＾＋−ＧａＡｓ層上部全面に第１の絶
縁膜を形成する第１の工程と、前記第１の絶縁膜のゲー
ト電極形成予定領域に、ゲート長に等しい幅の一辺を有
し、ゲート幅方向にのびた長方形形状の開口部を形成し
、前記開口部に前記Ｎ＾＋−ＧａＡｓ層を露出させる第
２の工程と、 前記開口部内に露出した前記Ｎ＾＋−ＧａＡｓ層及び前
記第１の絶縁膜上に第２の絶縁膜を形成する第３の工程
と、 前記第２の絶縁膜のゲート電極形成予定領域のゲート長
方向に、ゲート長に等しい長さのスペース部を有し、ゲ
ート幅方向に並んだラインアンドスペース部又はドット
アンドスペース部を形成する第４の工程と、 前記ラインアンドスペース部又はドットアンドスペース
部を有する第２の絶縁膜をマスクに前記Ｎ＾＋−ＧａＡ
ｓ層を選択ドライリセスして、前記Ｎ＾＋−ＡｌＧａＡ
ｓ層表面まで達するリセス部を形成する第５の工程と、 前記第２の絶縁膜を除去した後、前記リセス部の前記Ｎ
＾＋−ＡｌＧａＡｓ層表面とショットキ接触し、さらに
前記スペース部周囲の前記第１の絶縁膜上にも接触する
ゲート電極を形成する第６の工程と、 前記ゲート電極が接触する第１の絶縁膜以外の前記第１
の絶縁膜を除去して前記Ｎ＾＋−ＧａＡｓ層を露出させ
、前記ゲート電極をマスクにオーミック金属を形成して
、前記Ｎ＾＋−ＧａＡｓ層上にソース電極及びドレイン
電極を形成する第７の工程と を有することを特徴とする電界効果半導体装置の製造方
法。 ３、半絶縁性基板上に、ノンドープＧａＡｓ層、Ｎ＾＋
−ＡｌＧａＡｓ層、及びＮ＾＋−ＧａＡｓ層をこの順序
で形成し、前記Ｎ＾＋−ＧａＡｓ層上部全面に絶縁膜を
形成する第１の工程と、 前記絶縁膜のゲート電極形成予定領域のゲート長方向に
、ゲート長に等しい長さのスペース部を有し、ゲート幅
方向に並んだラインアンドスペース部又はドットアンド
スペース部を形成する第２の工程と、 前記ラインアンドスペース部又はドットアンドスペース
部を有する絶縁膜をマスクに前記Ｎ＾＋−ＧａＡｓ層を
選択ドライリセスして、前記Ｎ＾＋−ＡｌＧａＡｓ層表
面まで達するリセス部を形成する第３の工程と、 前記半絶縁性基板上部全面に、ゲート金属を被着し、前
記ゲート金属上の前記ゲート電極形成予定領域に、Ｔ型
構造のゲートの上部寸法に等しい開口パターンを有する
レジストパターンを形成し、前記レジストパターンをマ
スクとして、選択鍍金を行い、前記選択鍍金をマスクと
して前記ゲート金属をエッチングすることにより、前記
リセス部の前記Ｎ＾＋−ＡｌＧａＡｓ層表面とショット
キ接触し、さらに前記スペース部周囲の前記絶縁膜上に
も接触するゲート電極を形成する第４の工程と、前記ゲ
ート電極が接触する絶縁膜以外の前記絶縁膜を除去して
前記Ｎ＾＋−ＧａＡｓ層を露出させ、前記ゲート電極を
マスクにオーミック金属を形成して、前記Ｎ＾＋−Ｇａ
Ａｓ層上にソース電極及びドレイン電極を形成する第５
の工程と を有することを特徴とする電界効果半導体装置の製造方
法。 ４、半絶縁性基板上に、ノンドープＧａＡｓ層、Ｎ＾＋
−ＡｌＧａＡｓ層、及びＮ＾＋−ＧａＡｓ層をこの順序
で形成する第１の工程と、 前記Ｎ＾＋−ＧａＡｓ層上部に相対向してソース電極と
ドレイン電極を形成する第２の工程と、前記Ｎ＾＋−Ｇ
ａＡｓ層及び前記ソース電極及び前記ドレイン電極上部
に絶縁膜を形成する第３の工程と、 前記絶縁膜のゲート電極形成予定領域のゲート長方向に
、ゲート長に等しい長さのスペース部を有し、ゲート幅
方向に並んだラインアンドスペース部又はドットアンド
スペース部を形成する第４の工程と、 前記ラインアンドスペース部又はドットアンドスペース
部を有する絶縁膜をマスクに前記Ｎ＾＋−ＧａＡｓ層を
選択ドライリセスして、前記Ｎ＾＋−ＡｌＧａＡｓ層表
面まで達するリセス部を形成する第５の工程と、 前記リセス部の前記Ｎ＾＋−ＡｌＧａＡｓ層表面とショ
ットキ接触し、さらに前記スペース部周囲の前記絶縁膜
上にも接触するゲート電極を形成する第６の工程と、 前記ゲート電極が接触する絶縁膜以外の前記絶縁膜を除
去する第７の工程と を有することを特徴とする電界効果半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33175390A JPH04199640A (ja) | 1990-11-29 | 1990-11-29 | 電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33175390A JPH04199640A (ja) | 1990-11-29 | 1990-11-29 | 電界効果半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199640A true JPH04199640A (ja) | 1992-07-20 |
Family
ID=18247234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33175390A Pending JPH04199640A (ja) | 1990-11-29 | 1990-11-29 | 電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199640A (ja) |
-
1990
- 1990-11-29 JP JP33175390A patent/JPH04199640A/ja active Pending
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