JPH04274332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04274332A JPH04274332A JP5963091A JP5963091A JPH04274332A JP H04274332 A JPH04274332 A JP H04274332A JP 5963091 A JP5963091 A JP 5963091A JP 5963091 A JP5963091 A JP 5963091A JP H04274332 A JPH04274332 A JP H04274332A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特に、半絶縁性のガリウム砒素（ＧａＡｓ）半
導体基板上に形成された、電界効果トランジスタ（Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ； Ｆ
ＥＴ），高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅ
ｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ
； ＨＥＭＴ）等のゲート電極を自己整合的に形成す
る方法に関するものである。
に関し、特に、半絶縁性のガリウム砒素（ＧａＡｓ）半
導体基板上に形成された、電界効果トランジスタ（Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ； Ｆ
ＥＴ），高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅ
ｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ
； ＨＥＭＴ）等のゲート電極を自己整合的に形成す
る方法に関するものである。
【０００２】
【従来の技術】一般に、高周波電界効果トランジスタの
高性能化の為にはゲート長（Ｌｇ）の短縮と、ゲート抵
抗（Ｒｇ）の低減が求められている。この為、ゲート電
極の下部側の幅を細く上部側の幅を広くした、いわゆる
Ｔ形ゲート構造が採用されている。また、高耐圧の要求
からゲートリセス構造も同時に採用した構造が求められ
ており、その製造を極めて困難にしている。
高性能化の為にはゲート長（Ｌｇ）の短縮と、ゲート抵
抗（Ｒｇ）の低減が求められている。この為、ゲート電
極の下部側の幅を細く上部側の幅を広くした、いわゆる
Ｔ形ゲート構造が採用されている。また、高耐圧の要求
からゲートリセス構造も同時に採用した構造が求められ
ており、その製造を極めて困難にしている。
【０００３】以下、従来方法による、ゲートリセス内に
Ｔ形ゲートを形成する方法について説明する。図７（ａ
） 〜（ｆ） は従来例による、ゲートリセス内にＳｉ
ＯＮ，ＳｉＮ等からなるスペーサ層を用いてＴ形ゲート
電極を形成する方法を示す各主要工程の断面図である。 図において１は半絶縁性ＧａＡｓ半導体等からなる基板
で、この一主面上に活性層２が形成され、その中央部に
はゲートリセスと呼ばれる溝１１が形成されており、該
溝１１内にはＴ型のゲート電極５が設けられている。そ
してゲート電極５の両側の活性層２上にはソース電極３
，ドレイン電極４が設けられている。また、６，６’，
１０，１０’はＳｉＮ又はＳｉＯからなるスペーサ層で
あり、８，９はレジストである。
Ｔ形ゲートを形成する方法について説明する。図７（ａ
） 〜（ｆ） は従来例による、ゲートリセス内にＳｉ
ＯＮ，ＳｉＮ等からなるスペーサ層を用いてＴ形ゲート
電極を形成する方法を示す各主要工程の断面図である。 図において１は半絶縁性ＧａＡｓ半導体等からなる基板
で、この一主面上に活性層２が形成され、その中央部に
はゲートリセスと呼ばれる溝１１が形成されており、該
溝１１内にはＴ型のゲート電極５が設けられている。そ
してゲート電極５の両側の活性層２上にはソース電極３
，ドレイン電極４が設けられている。また、６，６’，
１０，１０’はＳｉＮ又はＳｉＯからなるスペーサ層で
あり、８，９はレジストである。
【０００４】次に、従来方法による製造工程の説明を行
う。まず、半絶縁性ＧａＡｓ半導体基板からなる基板１
の主面上に、イオン注入法あるいはエピタキシャル成長
法等によりｎ型の活性層２を形成し、この上にソース電
極３及びドレイン電極４を形成する。その後、ウエハ全
面にＳｉＮ又はＳｉＯＮ等からなるスペーサ層６を形成
し、ゲートリセス形成用のレジストパターン８を設け、
これをマスクに前記スペーサ層６をエッチング除去する
（図７（ａ） ）。
う。まず、半絶縁性ＧａＡｓ半導体基板からなる基板１
の主面上に、イオン注入法あるいはエピタキシャル成長
法等によりｎ型の活性層２を形成し、この上にソース電
極３及びドレイン電極４を形成する。その後、ウエハ全
面にＳｉＮ又はＳｉＯＮ等からなるスペーサ層６を形成
し、ゲートリセス形成用のレジストパターン８を設け、
これをマスクに前記スペーサ層６をエッチング除去する
（図７（ａ） ）。
【０００５】次に、前記開孔されたスペーサ層６をマス
クに活性層２をエッチングし、該活性層２にゲートリセ
ス１１を形成する（図７（ｂ） ）。
クに活性層２をエッチングし、該活性層２にゲートリセ
ス１１を形成する（図７（ｂ） ）。
【０００６】その後、レジストパターン８を除去した後
、ゲートリセス１１が埋まる様にＳｉＮ又はＳｉＯＮ等
のスペーサ層１０を形成する（図７（ｃ） ）。
、ゲートリセス１１が埋まる様にＳｉＮ又はＳｉＯＮ等
のスペーサ層１０を形成する（図７（ｃ） ）。
【０００７】そしてドライエッチング法よりスペーサ層
１０をその厚み分だけ除去すると、スペーサ層１０の残
り１０’がソース電極３，ドレイン電極４の段差部とゲ
ートリセス１１の両隅に残る（図７（ｄ） ）。
１０をその厚み分だけ除去すると、スペーサ層１０の残
り１０’がソース電極３，ドレイン電極４の段差部とゲ
ートリセス１１の両隅に残る（図７（ｄ） ）。
【０００８】その後、ゲート電極形成用のレジストパタ
ーン９を形成し、蒸着により全面にゲート電極用金属５
’を形成する（図７（ｅ） ）。
ーン９を形成し、蒸着により全面にゲート電極用金属５
’を形成する（図７（ｅ） ）。
【０００９】そしてリフトオフ法により不要のゲート電
極用金属５’及びレジスト９を除去し、さらにドライエ
ッチングを行い表面に露出している不要なスペーサ層６
，１０’を除去し、Ｔ形ゲート電極５を得、ＦＥＴ構造
を完成する（図７（ｆ） ）。
極用金属５’及びレジスト９を除去し、さらにドライエ
ッチングを行い表面に露出している不要なスペーサ層６
，１０’を除去し、Ｔ形ゲート電極５を得、ＦＥＴ構造
を完成する（図７（ｆ） ）。
【００１０】
【発明が解決しようとする課題】しかしながら、従来、
ゲートリセス内にＴ形ゲートを形成するには上述のよう
な方法で行われていたので、Ｔ形ゲート５の形成後もス
ペーサ層６，１０の残りのスペーサ層６’，１０’がゲ
ートリセス１１内に残り、ゲート電極５と活性層２間を
埋め、ゲート電極５と活性層２の間のＳｉＮ又はＳｉＯ
Ｎ等の誘電体膜６’，１０’による寄生容量が増加し、
ＦＥＴ等の高周波特性を損ね、これによりゲート長短縮
の効果が低減するという問題点があった。
ゲートリセス内にＴ形ゲートを形成するには上述のよう
な方法で行われていたので、Ｔ形ゲート５の形成後もス
ペーサ層６，１０の残りのスペーサ層６’，１０’がゲ
ートリセス１１内に残り、ゲート電極５と活性層２間を
埋め、ゲート電極５と活性層２の間のＳｉＮ又はＳｉＯ
Ｎ等の誘電体膜６’，１０’による寄生容量が増加し、
ＦＥＴ等の高周波特性を損ね、これによりゲート長短縮
の効果が低減するという問題点があった。
【００１１】さらに、ゲート電極形成用レジストパター
ン９の位置合わせが前記ゲートリセス１１とずれた場合
には、ゲートリセス１１の上部でゲート電極５とＧａＡ
ｓ活性層２の間のＳｉＮ又はＳｉＯＮ等の誘電体膜６’
，１０’による寄生容量がさらに増加するという問題点
があった。
ン９の位置合わせが前記ゲートリセス１１とずれた場合
には、ゲートリセス１１の上部でゲート電極５とＧａＡ
ｓ活性層２の間のＳｉＮ又はＳｉＯＮ等の誘電体膜６’
，１０’による寄生容量がさらに増加するという問題点
があった。
【００１２】この発明は上記のような問題点に鑑みてな
されたもので、ゲートリセス内にＴ形ゲート電極を有す
るものにおいて、Ｔ型ゲート電極と活性層間の寄生容量
を低減でき、ゲート長の短縮とゲート抵抗の低減を有効
に図ることができる半導体装置の製造方法を提供するこ
とを目的とする。
されたもので、ゲートリセス内にＴ形ゲート電極を有す
るものにおいて、Ｔ型ゲート電極と活性層間の寄生容量
を低減でき、ゲート長の短縮とゲート抵抗の低減を有効
に図ることができる半導体装置の製造方法を提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】この発明に係わる半導体
装置の製造方法は、活性層が形成された下地基板上にソ
ース電極，ドレイン電極を形成する工程、ウエハ全面に
第１のスペーサ層を形成するとともにこの上に第１のス
ペーサ層によりエッチングレートの小さい第２のスペー
サ層を形成する工程、第１，第２のスペーサ層開孔用の
第１のレジストパターンを形成する工程、第１のレジス
トパターンをマスクに第１，第２のスペーサ層を同じエ
ッチング速度でエッチングする工程、第１のレジストパ
ターン除去後、第１のレジストパターンより広い開孔幅
を有するゲート電極形成用の第２レジストパターンを形
成する工程、開孔された第１，第２のスペーサ層をマス
クとして活性層エッチングを行いゲートリセスを形成す
る工程、第１のスペーサ層をエッチングして開孔幅を前
記第２レジストパターンの開孔幅より広げる工程、全面
にゲート電極形成用金属を蒸着し不要のゲート電極形成
用金属をリフトオフにより除去する工程、エッチングに
よりゲート電極周囲の前記第１，第２のスペーサ層を除
去してゲート電極を完成させる工程を有することを特徴
とするものである。
装置の製造方法は、活性層が形成された下地基板上にソ
ース電極，ドレイン電極を形成する工程、ウエハ全面に
第１のスペーサ層を形成するとともにこの上に第１のス
ペーサ層によりエッチングレートの小さい第２のスペー
サ層を形成する工程、第１，第２のスペーサ層開孔用の
第１のレジストパターンを形成する工程、第１のレジス
トパターンをマスクに第１，第２のスペーサ層を同じエ
ッチング速度でエッチングする工程、第１のレジストパ
ターン除去後、第１のレジストパターンより広い開孔幅
を有するゲート電極形成用の第２レジストパターンを形
成する工程、開孔された第１，第２のスペーサ層をマス
クとして活性層エッチングを行いゲートリセスを形成す
る工程、第１のスペーサ層をエッチングして開孔幅を前
記第２レジストパターンの開孔幅より広げる工程、全面
にゲート電極形成用金属を蒸着し不要のゲート電極形成
用金属をリフトオフにより除去する工程、エッチングに
よりゲート電極周囲の前記第１，第２のスペーサ層を除
去してゲート電極を完成させる工程を有することを特徴
とするものである。
【００１４】この発明に係る半導体装置の製造方法は、
活性層が形成された下地基板上にソース電極，ドレイン
電極を形成する工程、ウエハ全面に第１のスペーサ層を
形成するとともにこの上に第１のスペーサ層によりエッ
チングレートの小さい第２のスペーサ層を形成する工程
、第１，第２のスペーサ層開孔用の第１のレジストパタ
ーンを形成する工程、第１のレジストパターンをマスク
に前記第１，第２のスペーサ層を同じエッチング速度で
エッチングする工程、第１のレジストパターン除去後、
第１のレジストパターンより広い開孔幅を有するゲート
電極形成用の第２レジストパターンを形成する工程、開
孔された第１，第２のスペーサ層をマスクとして活性層
エッチングを一部行う工程、第１のスペーサ層の開孔幅
をエッチングにより広げる工程、第１のスペーサ層の開
孔パターンをマスクにして活性層をエッチングしてゲー
トリセスを形成する工程、第１のスペーサ層をエッチン
グし、その開孔幅を第２のレジストパターンの開孔幅よ
り広げる工程、全面にゲート電極形成用金属を蒸着し、
不要のゲート電極形成用金属をリフトオフにより除去す
る工程、エッチングによりゲート電極周囲の第１，第２
のスペーサ層を除去してゲート電極を完成させる工程を
有することを特徴とするものである。
活性層が形成された下地基板上にソース電極，ドレイン
電極を形成する工程、ウエハ全面に第１のスペーサ層を
形成するとともにこの上に第１のスペーサ層によりエッ
チングレートの小さい第２のスペーサ層を形成する工程
、第１，第２のスペーサ層開孔用の第１のレジストパタ
ーンを形成する工程、第１のレジストパターンをマスク
に前記第１，第２のスペーサ層を同じエッチング速度で
エッチングする工程、第１のレジストパターン除去後、
第１のレジストパターンより広い開孔幅を有するゲート
電極形成用の第２レジストパターンを形成する工程、開
孔された第１，第２のスペーサ層をマスクとして活性層
エッチングを一部行う工程、第１のスペーサ層の開孔幅
をエッチングにより広げる工程、第１のスペーサ層の開
孔パターンをマスクにして活性層をエッチングしてゲー
トリセスを形成する工程、第１のスペーサ層をエッチン
グし、その開孔幅を第２のレジストパターンの開孔幅よ
り広げる工程、全面にゲート電極形成用金属を蒸着し、
不要のゲート電極形成用金属をリフトオフにより除去す
る工程、エッチングによりゲート電極周囲の第１，第２
のスペーサ層を除去してゲート電極を完成させる工程を
有することを特徴とするものである。
【００１５】
【作用】この発明における半導体装置の製造方法によれ
ば、エッチングレートの異なる第１，第２のスペーサ層
からなる２層のスペーサ層を用い、ゲートリセス形成後
、第１のスペーサ層をゲート電極上部幅より広くサイド
エッチングしてゲート電極金属蒸着・リフトオフにより
ゲートリセス内にＴ形ゲートを形成し、さらにスペーサ
層をドライエッチング除去するようにしたので、リセス
構造でのＴ形ゲートと活性層間に常に第１のスペーサ層
の厚み分だけの間隔が確保され、Ｔ型ゲートと活性層間
の寄生容量の増加を抑制しつつゲート長短縮とゲート抵
抗の低減が図れるものが得られる。
ば、エッチングレートの異なる第１，第２のスペーサ層
からなる２層のスペーサ層を用い、ゲートリセス形成後
、第１のスペーサ層をゲート電極上部幅より広くサイド
エッチングしてゲート電極金属蒸着・リフトオフにより
ゲートリセス内にＴ形ゲートを形成し、さらにスペーサ
層をドライエッチング除去するようにしたので、リセス
構造でのＴ形ゲートと活性層間に常に第１のスペーサ層
の厚み分だけの間隔が確保され、Ｔ型ゲートと活性層間
の寄生容量の増加を抑制しつつゲート長短縮とゲート抵
抗の低減が図れるものが得られる。
【００１６】また、この発明における半導体装置の製造
方法によれば、開孔された第１のスペーサ層をマスクと
して活性層エッチングを一部行い、第１のスペーサ層を
エッチングにより広げ開孔パターンをマスクにして活性
層をエッチングしてゲートリセスを形成し、さらに第１
のスペーサ層をエッチングによりゲート電極形成用レジ
ストパターンより広げる工程を付加したので、リセス構
造でのＴ形ゲートと活性層間につねに第１のスペーサ層
の厚み分だけの間隔が確保され、Ｔ型ゲートと活性層間
の寄生容量の増加を抑制してゲート長短縮とゲート抵抗
の低減が図れる上、さらに第１のスペーサ層によりリセ
ス構造を多段に制御でき、ゲート・ソース間抵抗（Ｒｓ
）の増加の抑制と高耐圧化が図れる。
方法によれば、開孔された第１のスペーサ層をマスクと
して活性層エッチングを一部行い、第１のスペーサ層を
エッチングにより広げ開孔パターンをマスクにして活性
層をエッチングしてゲートリセスを形成し、さらに第１
のスペーサ層をエッチングによりゲート電極形成用レジ
ストパターンより広げる工程を付加したので、リセス構
造でのＴ形ゲートと活性層間につねに第１のスペーサ層
の厚み分だけの間隔が確保され、Ｔ型ゲートと活性層間
の寄生容量の増加を抑制してゲート長短縮とゲート抵抗
の低減が図れる上、さらに第１のスペーサ層によりリセ
ス構造を多段に制御でき、ゲート・ソース間抵抗（Ｒｓ
）の増加の抑制と高耐圧化が図れる。
【００１７】
【実施例】図１（ａ） 〜（ｄ） 及び図２（ａ） 〜
（ｃ） は本発明の第１の実施例による半導体装置の製
造方法を示す各主要工程の断面図である。
（ｃ） は本発明の第１の実施例による半導体装置の製
造方法を示す各主要工程の断面図である。
【００１８】図において、１は下地基板としての半導体
基板で、高周波用の半導体装置を作るためには例えば半
絶縁性ＧａＡｓ，半絶縁性ＩｎＰ等からなる半絶縁性Ｉ
ＩＩ −Ｖ族化合物半導体基板を用いるのが望ましい。 基板１の一主面上にはエピタキシャル成長法あるいはイ
オン注入法により形成された活性層２と呼ばれる半導体
層が設けられており、該活性層２の中央部には活性層２
の下までは達しないリセスと呼ばれる開孔部１１が形成
されている。さらにこの開孔部１１にはＴ型のゲート電
極５が形成されておりこれにより１Ｔ型ゲートリセス構
造を形成している。また、Ｔ型ゲート電極５の両側に位
置する活性層２上にはソース電極３，ドレイン電極４が
設けられている。６，７はともにＳｉＮ又はＳｉＯＮか
らなる第１，第２のスペーサ層で、第２のスペーサ層７
は第１のスペーサ層６よりもエッチングレートが小さい
ＳｉＮ又はＳｉＯＮ等からなる形成されている。８は第
１，第２のスペーサ層６，７に開孔部を形成するための
第１のレジストパターンであり、また、９は第１のレジ
ストパターンより広い開孔部を有する第２のレジストパ
ターンである。
基板で、高周波用の半導体装置を作るためには例えば半
絶縁性ＧａＡｓ，半絶縁性ＩｎＰ等からなる半絶縁性Ｉ
ＩＩ −Ｖ族化合物半導体基板を用いるのが望ましい。 基板１の一主面上にはエピタキシャル成長法あるいはイ
オン注入法により形成された活性層２と呼ばれる半導体
層が設けられており、該活性層２の中央部には活性層２
の下までは達しないリセスと呼ばれる開孔部１１が形成
されている。さらにこの開孔部１１にはＴ型のゲート電
極５が形成されておりこれにより１Ｔ型ゲートリセス構
造を形成している。また、Ｔ型ゲート電極５の両側に位
置する活性層２上にはソース電極３，ドレイン電極４が
設けられている。６，７はともにＳｉＮ又はＳｉＯＮか
らなる第１，第２のスペーサ層で、第２のスペーサ層７
は第１のスペーサ層６よりもエッチングレートが小さい
ＳｉＮ又はＳｉＯＮ等からなる形成されている。８は第
１，第２のスペーサ層６，７に開孔部を形成するための
第１のレジストパターンであり、また、９は第１のレジ
ストパターンより広い開孔部を有する第２のレジストパ
ターンである。
【００１９】次に、本実施例よる半導体装置の製造方法
の説明を行う。まず、半絶縁性ＧａＡｓ基板等の半導体
基板１の一主面上に活性層２を形成する。この活性層２
の形成方法としては、分子線エピタキシー法等のエピタ
キシャル成長法によりｎ型のＧａＡｓ層を結晶成長させ
るか、あるいは、イオン注入法等によりｎ型の不純物を
基板１内に導入しアニールする方法がある。この活性層
２の厚さは、ＦＥＴ用としては０．４〜０．５μｍ程度
が好ましい。
の説明を行う。まず、半絶縁性ＧａＡｓ基板等の半導体
基板１の一主面上に活性層２を形成する。この活性層２
の形成方法としては、分子線エピタキシー法等のエピタ
キシャル成長法によりｎ型のＧａＡｓ層を結晶成長させ
るか、あるいは、イオン注入法等によりｎ型の不純物を
基板１内に導入しアニールする方法がある。この活性層
２の厚さは、ＦＥＴ用としては０．４〜０．５μｍ程度
が好ましい。
【００２０】活性層２の形成後、該活性層２上に例えば
ＡｕＧｅ／Ｎｉ／Ａｕ等からなるオーミック性のソース
電極３及びドレイン電極４を形成し、さらにウエハ全面
にＳｉＮ又はＳｉＯＮからなる第１のスペーサ層６及び
第１のスペーサ層６よりもエッチングレートが小さいＳ
ｉＮ又はＳｉＯＮからなる第２のスペーサ層７を順次形
成する。この第１，第２のスペーサ層６，７の形成には
、シランガス（ＳｉＨ４ ）とアンモニアガス（ＮＨ
）とを用いたＣＶＤ法を用いるのが好ましい。エッチン
グレートの異なる第１、第２のスペーサ層６，７は、Ｃ
ＶＤ法におけるシランガスとアンモニアガスの混合比を
変えることで容易に形成することができる。一例を挙げ
ると、第１のスペーサ層６の形成はシランガスとアンモ
ニアガスの混合比を１対２とし、第２のスペーサ層７の
形成にはシランガスとアンモニアガスの混合比を４対１
とすることで、第１のスペーサ層６としてエッチングレ
ートが３０００オングストローム／ｍｉｎ のＳｉＮ膜
が、第２のスペーサ層７としてエッチングレートが３０
０オングストローム／ｍｉｎ のＳｉＮ膜が形成できる
。この第１のスペーサ層６の膜厚は５００オングストロ
ーム、第２のスペーサ層の膜厚は５００〜１５００オン
グストローム程度に形成しておく（図１（ａ） ）。
ＡｕＧｅ／Ｎｉ／Ａｕ等からなるオーミック性のソース
電極３及びドレイン電極４を形成し、さらにウエハ全面
にＳｉＮ又はＳｉＯＮからなる第１のスペーサ層６及び
第１のスペーサ層６よりもエッチングレートが小さいＳ
ｉＮ又はＳｉＯＮからなる第２のスペーサ層７を順次形
成する。この第１，第２のスペーサ層６，７の形成には
、シランガス（ＳｉＨ４ ）とアンモニアガス（ＮＨ
）とを用いたＣＶＤ法を用いるのが好ましい。エッチン
グレートの異なる第１、第２のスペーサ層６，７は、Ｃ
ＶＤ法におけるシランガスとアンモニアガスの混合比を
変えることで容易に形成することができる。一例を挙げ
ると、第１のスペーサ層６の形成はシランガスとアンモ
ニアガスの混合比を１対２とし、第２のスペーサ層７の
形成にはシランガスとアンモニアガスの混合比を４対１
とすることで、第１のスペーサ層６としてエッチングレ
ートが３０００オングストローム／ｍｉｎ のＳｉＮ膜
が、第２のスペーサ層７としてエッチングレートが３０
０オングストローム／ｍｉｎ のＳｉＮ膜が形成できる
。この第１のスペーサ層６の膜厚は５００オングストロ
ーム、第２のスペーサ層の膜厚は５００〜１５００オン
グストローム程度に形成しておく（図１（ａ） ）。
【００２１】その後、全面にレジストを塗布し、通常の
写真食刻法によりレジストに開孔部を形成し第１のレジ
ストパターン８を得る。この第１のレジストパターンの
開孔部幅ａは製造完了後のＦＥＴのゲート電極の活性層
２との接合面幅（いわゆるゲート長）対応し、ＦＥＴの
電気的特性，特に高周波特性のために極めて重要である
。
写真食刻法によりレジストに開孔部を形成し第１のレジ
ストパターン８を得る。この第１のレジストパターンの
開孔部幅ａは製造完了後のＦＥＴのゲート電極の活性層
２との接合面幅（いわゆるゲート長）対応し、ＦＥＴの
電気的特性，特に高周波特性のために極めて重要である
。
【００２２】そして、この第１のレジストパターン８を
マスクに、開孔部に露出している前記第１、第２のスペ
ーサ層６，７を同じエッチング速度でエッチングできる
エッチング方法によりエッチング除去し、第１，第２の
スペーサ層６，７にともに開孔幅ａの開孔部を形成する
。このエッチングには、ドライエッチング、例えばＲＩ
Ｅ法を用いるのが好ましい（図１（ｂ） ）。
マスクに、開孔部に露出している前記第１、第２のスペ
ーサ層６，７を同じエッチング速度でエッチングできる
エッチング方法によりエッチング除去し、第１，第２の
スペーサ層６，７にともに開孔幅ａの開孔部を形成する
。このエッチングには、ドライエッチング、例えばＲＩ
Ｅ法を用いるのが好ましい（図１（ｂ） ）。
【００２３】その後、第１のレジストパターン８を除去
し、ウエハ全面に再びレジストを塗布し、通常の写真食
刻法により該レジストに開孔部を形成しゲート電極形成
用の第２のレジストパターン９を得る。この第２のレジ
ストパターン９の開孔幅Ｗ３ は製造完了後のＦＥＴの
ゲート電極の上部の幅に対応する（図１（ｃ） ）。
し、ウエハ全面に再びレジストを塗布し、通常の写真食
刻法により該レジストに開孔部を形成しゲート電極形成
用の第２のレジストパターン９を得る。この第２のレジ
ストパターン９の開孔幅Ｗ３ は製造完了後のＦＥＴの
ゲート電極の上部の幅に対応する（図１（ｃ） ）。
【００２４】次に、第１のスペーサ層６の開孔パターン
をマスクにエッチングにより活性層内に、基板１までは
達しない深さ約０．３５μｍ，幅Ｗ１ のゲートリセス
１１を形成する。この活性層のエッチングには、酒石酸
系あるいはリン酸系のエッチャントを用いたウエットエ
ッチングが好ましい。例えば、活性層２の面方位が（１
００）の場合にはこのエッチング法を用いることにより
、図に示すように、その側壁に（０ ／１ ／１）面が
露出した順メサ状のリセスが形成される。
をマスクにエッチングにより活性層内に、基板１までは
達しない深さ約０．３５μｍ，幅Ｗ１ のゲートリセス
１１を形成する。この活性層のエッチングには、酒石酸
系あるいはリン酸系のエッチャントを用いたウエットエ
ッチングが好ましい。例えば、活性層２の面方位が（１
００）の場合にはこのエッチング法を用いることにより
、図に示すように、その側壁に（０ ／１ ／１）面が
露出した順メサ状のリセスが形成される。
【００２５】その後、フッ酸系のエッチャントを用いた
ウエットエッチングにより、第１のスペーサ６のみを選
択的にエッチングし、その開孔幅Ｗ４ がゲート電極形
成用レジストパターン９の開孔幅Ｗ３ より大きくなる
（Ｗ４ ＞Ｗ３ ＞Ｗ１ ）ようにサイドエッチングを
行う（図１（ｄ） ）。
ウエットエッチングにより、第１のスペーサ６のみを選
択的にエッチングし、その開孔幅Ｗ４ がゲート電極形
成用レジストパターン９の開孔幅Ｗ３ より大きくなる
（Ｗ４ ＞Ｗ３ ＞Ｗ１ ）ようにサイドエッチングを
行う（図１（ｄ） ）。
【００２６】その後、全面にショットキーバリアゲート
電極を形成するための金属材料、例えば、基板がＧａＡ
ｓである場合には、例えばＴｉ／Ｍｏ／Ａｌ等からなる
アルミニウムを含む多層金属材料５’を蒸着する（図２
（ａ） ）。 その後、リフトオフ法により不要のゲート電極金属５’
及び第２のレジストパターン９を除去する（図２（ｂ）
）。
電極を形成するための金属材料、例えば、基板がＧａＡ
ｓである場合には、例えばＴｉ／Ｍｏ／Ａｌ等からなる
アルミニウムを含む多層金属材料５’を蒸着する（図２
（ａ） ）。 その後、リフトオフ法により不要のゲート電極金属５’
及び第２のレジストパターン９を除去する（図２（ｂ）
）。
【００２７】その後、ドライエッチング、例えばプラズ
マエッチング法等により、表面に露出している第１、第
２のスペーサ層６，７を除去し、リセス構造のＴ形ゲー
ト電極５を得、本実施例のＦＥＴを完成する（図２（ｃ
） ）。この時、Ｔ型ゲート電極の活性層２と対面する
部分には第２のスペーサ層の残り７’が残存していても
よい。
マエッチング法等により、表面に露出している第１、第
２のスペーサ層６，７を除去し、リセス構造のＴ形ゲー
ト電極５を得、本実施例のＦＥＴを完成する（図２（ｃ
） ）。この時、Ｔ型ゲート電極の活性層２と対面する
部分には第２のスペーサ層の残り７’が残存していても
よい。
【００２８】このような本実施例によれば、第２のスペ
ーサ層７の方が第１のスペーサ層６よりエッチングレー
トの小さい２層のスペーサ層を用い、ゲートリセス１１
形成後、第１のスペーサ層６をゲート電極上部幅Ｗ３
より広い開孔部Ｗ４ をもつようにサイドエッチングし
、ゲート電極金属５’を蒸着・リフトオフし、ゲートリ
セス１１内にＴ形ゲート電極５を形成し、さらに、露出
している第１，第２のスペーサ層６，７をドライエッチ
ングにより除去するようにしたので、ＦＥＴ完成後、Ｔ
型ゲート電極５と活性層２との間に常に、第１のスペー
サ層６の膜厚分の間隔を確保することができ、これによ
り、Ｔ型ゲート電極５と活性層２間の寄生容量を防止で
き、ゲート長の短縮，ゲート抵抗の低減，高耐圧化を有
効に図れ、高周波特性に優れたものを得ることができる
。
ーサ層７の方が第１のスペーサ層６よりエッチングレー
トの小さい２層のスペーサ層を用い、ゲートリセス１１
形成後、第１のスペーサ層６をゲート電極上部幅Ｗ３
より広い開孔部Ｗ４ をもつようにサイドエッチングし
、ゲート電極金属５’を蒸着・リフトオフし、ゲートリ
セス１１内にＴ形ゲート電極５を形成し、さらに、露出
している第１，第２のスペーサ層６，７をドライエッチ
ングにより除去するようにしたので、ＦＥＴ完成後、Ｔ
型ゲート電極５と活性層２との間に常に、第１のスペー
サ層６の膜厚分の間隔を確保することができ、これによ
り、Ｔ型ゲート電極５と活性層２間の寄生容量を防止で
き、ゲート長の短縮，ゲート抵抗の低減，高耐圧化を有
効に図れ、高周波特性に優れたものを得ることができる
。
【００２９】また、図３（ａ） 〜（ｄ） 及び図４（
ａ） 〜（ｃ） は本発明の第２の実施例による半導体
装置の製造方法を示す各主要工程の断面図である。図に
おいて、上記実施例による図１及び図２と同一符号は同
一部分又は相当部分を示しており、その説明は省略する
。
ａ） 〜（ｃ） は本発明の第２の実施例による半導体
装置の製造方法を示す各主要工程の断面図である。図に
おいて、上記実施例による図１及び図２と同一符号は同
一部分又は相当部分を示しており、その説明は省略する
。
【００３０】次に、本第２の実施例による製造工程の説
明を上記実施例で用いた図１（ａ） 〜（ｃ） と、図
３（ａ） 〜（ｄ） 及び図４（ａ） 〜（ｃ） を用
いて行う。
明を上記実施例で用いた図１（ａ） 〜（ｃ） と、図
３（ａ） 〜（ｄ） 及び図４（ａ） 〜（ｃ） を用
いて行う。
【００３１】図１（ａ） 〜（ｃ） は上記第１の実施
例で説明したのと同様の工程で、半絶縁性ＧａＡｓ等か
らなる基板１の活性層２上にソース電極３及びドレイン
電極４を形成し、ウエハ全面にＳｉＮ又はＳｉＯＮ等か
らなる第１のスペーサ層６及びこの上側に第１のスペー
サ層６のエッチングレートより小さいエッチングレート
を有する第２のスペーサ７を形成し（図１（ａ） ）、
その後、開孔幅ａを有する第１のレジストパターンをマ
スクとして第１、第２のスペーサ層６，７を同じエッチ
ング速度でエッチングできるエッチング手段を用いてエ
ッチング除去し（図１（ｂ） ）、その後、第１のレジ
ストパターン８を除去した後、ウエハ全面にレジストを
塗布し、第１のレジストパターンの開孔幅ａよりも広い
開孔幅Ｗ３ を有するゲート電極形成用の第２のレジス
トパターン９を形成する工程（図１（ｃ） ）を示して
いる。
例で説明したのと同様の工程で、半絶縁性ＧａＡｓ等か
らなる基板１の活性層２上にソース電極３及びドレイン
電極４を形成し、ウエハ全面にＳｉＮ又はＳｉＯＮ等か
らなる第１のスペーサ層６及びこの上側に第１のスペー
サ層６のエッチングレートより小さいエッチングレート
を有する第２のスペーサ７を形成し（図１（ａ） ）、
その後、開孔幅ａを有する第１のレジストパターンをマ
スクとして第１、第２のスペーサ層６，７を同じエッチ
ング速度でエッチングできるエッチング手段を用いてエ
ッチング除去し（図１（ｂ） ）、その後、第１のレジ
ストパターン８を除去した後、ウエハ全面にレジストを
塗布し、第１のレジストパターンの開孔幅ａよりも広い
開孔幅Ｗ３ を有するゲート電極形成用の第２のレジス
トパターン９を形成する工程（図１（ｃ） ）を示して
いる。
【００３２】その後、本第２の実施例では、第１のスペ
ーサ層６の開孔パターンをマスクにエッチングにより活
性層２内に基板１までは達しない深さのゲートリセス１
１の一部を形成する（図３（ａ） ）。このエッチング
には酒酸系あるいはリン酸系のエッチャントを用いたウ
ェットエッチング法を用いるのが好ましく、例えば、活
性層２の面方位が（１００）の場合にはこのエッチング
法を用いることにより、図に示すように、その側壁に（
０ ／１ ／１）面が露出した順メサ状のリセス１１ａ
が形成される。
ーサ層６の開孔パターンをマスクにエッチングにより活
性層２内に基板１までは達しない深さのゲートリセス１
１の一部を形成する（図３（ａ） ）。このエッチング
には酒酸系あるいはリン酸系のエッチャントを用いたウ
ェットエッチング法を用いるのが好ましく、例えば、活
性層２の面方位が（１００）の場合にはこのエッチング
法を用いることにより、図に示すように、その側壁に（
０ ／１ ／１）面が露出した順メサ状のリセス１１ａ
が形成される。
【００３３】さらにフッ酸系のエッチャントを用いたウ
エットエッチングにより、第２のスペーサ層７をマスク
として第１のスペーサ層６の開孔幅をサイドエッチング
により広げる（図３（ｂ） ）。
エットエッチングにより、第２のスペーサ層７をマスク
として第１のスペーサ層６の開孔幅をサイドエッチング
により広げる（図３（ｂ） ）。
【００３４】そして、前記開孔した第１のスペーサ層６
をマスクとして、活性層２の残し厚みが所定の厚み（好
ましくは、１５００オングストローム〜２０００オング
ストローム）になるまで、再度、酒石酸系あるいはリン
酸系のエッチャントを用いたウェットエッチングを行い
その内側面が２段のゲートリセス１１を完成させる（図
３（ｃ） ）。
をマスクとして、活性層２の残し厚みが所定の厚み（好
ましくは、１５００オングストローム〜２０００オング
ストローム）になるまで、再度、酒石酸系あるいはリン
酸系のエッチャントを用いたウェットエッチングを行い
その内側面が２段のゲートリセス１１を完成させる（図
３（ｃ） ）。
【００３５】さらに、フッ酸系のエッチング液を用いた
ウエットエッチングにより第１のスペーサ層６のみを選
択的にエッチングし、その開孔幅Ｗ４ がゲート電極形
成用の第２のレジストパターン９の開孔幅Ｗ３ より大
きくなるようサイドエッチングする（図３（ｄ） ）。
ウエットエッチングにより第１のスペーサ層６のみを選
択的にエッチングし、その開孔幅Ｗ４ がゲート電極形
成用の第２のレジストパターン９の開孔幅Ｗ３ より大
きくなるようサイドエッチングする（図３（ｄ） ）。
【００３６】その後、全面にショットキーバリアゲート
電極を形成するための金属材料、例えば、基板がＧａＡ
ｓである場合には、例えばＴｉ／Ｍｏ／Ａｌ等からなる
アルミニウムを含む多層金属からなるゲート電極用金属
５’を蒸着し（図４（ａ） ）、リフトオフ法により不
要のゲート電極金属５’及び第２のレジストパターン９
を除去する（図４（ｂ） ）。
電極を形成するための金属材料、例えば、基板がＧａＡ
ｓである場合には、例えばＴｉ／Ｍｏ／Ａｌ等からなる
アルミニウムを含む多層金属からなるゲート電極用金属
５’を蒸着し（図４（ａ） ）、リフトオフ法により不
要のゲート電極金属５’及び第２のレジストパターン９
を除去する（図４（ｂ） ）。
【００３７】その後、ドライエッチングにより表面に露
出している第１，第２のスペーサ層６，７を除去してＴ
形ゲート電極５を得、２段リセスＴ型ゲート構造のＦＥ
Ｔを完成する（図４（ｃ） ）。
出している第１，第２のスペーサ層６，７を除去してＴ
形ゲート電極５を得、２段リセスＴ型ゲート構造のＦＥ
Ｔを完成する（図４（ｃ） ）。
【００３８】このような本第２の実施例によれば、上記
第１の実施例と同様に、エッチング速度の異なる第１，
第２のスペーサ層６，７を用い、第１のスペーサ層６の
みを選択的にサイドエッチングし、ゲート電極形成用の
第２のレジストパターンの開孔幅Ｗ３ よりもその開孔
幅Ｗ４ を大きく形成した後、蒸着・リフトオフ法によ
りＴ型のゲート電極を形成するようにしたので、Ｔ型ゲ
ート電極５と活性層２間に常に、第１のスペーサ層６の
厚み分だけの一定の間隔を確保することができ、ゲート
電極５と活性層２間に誘電体膜による寄生容量が発生す
るのを防止することができる。
第１の実施例と同様に、エッチング速度の異なる第１，
第２のスペーサ層６，７を用い、第１のスペーサ層６の
みを選択的にサイドエッチングし、ゲート電極形成用の
第２のレジストパターンの開孔幅Ｗ３ よりもその開孔
幅Ｗ４ を大きく形成した後、蒸着・リフトオフ法によ
りＴ型のゲート電極を形成するようにしたので、Ｔ型ゲ
ート電極５と活性層２間に常に、第１のスペーサ層６の
厚み分だけの一定の間隔を確保することができ、ゲート
電極５と活性層２間に誘電体膜による寄生容量が発生す
るのを防止することができる。
【００３９】さらに、本第２の実施例の製造方法は、上
記第１の実施例の製造方法に、開孔された第１、第２の
スペーサ層６，７をマスクとして活性層２エッチングを
一部行い、その後、第１のスペーサ層をウエットエッチ
ングにより広げ、この第１のスペーサ層の開孔パターン
６をマスクにして活性層２をエッチングしてゲートリセ
ス１１を完成し、さらに第１のスペーサ層６をウエット
エッチングによりゲート電極形成用第２のレジストパタ
ーン９の開孔幅より広げる工程を付加するようにしたの
でその内側壁が２段のリセス構造で、しかもＴ型ゲート
電極が最下段のリセス上に形成されたものを得ることが
できる。これにより、本実施の製法では極簡単な製造工
程の追加のみで上記第１の実施例の１段リセスＴ型ゲー
トを有するＦＥＴ構造に比して、素子の高耐圧化を有効
に図れ、高周波領域で高性能な電界効果トランジスタの
構造を得ることができる効果がある。
記第１の実施例の製造方法に、開孔された第１、第２の
スペーサ層６，７をマスクとして活性層２エッチングを
一部行い、その後、第１のスペーサ層をウエットエッチ
ングにより広げ、この第１のスペーサ層の開孔パターン
６をマスクにして活性層２をエッチングしてゲートリセ
ス１１を完成し、さらに第１のスペーサ層６をウエット
エッチングによりゲート電極形成用第２のレジストパタ
ーン９の開孔幅より広げる工程を付加するようにしたの
でその内側壁が２段のリセス構造で、しかもＴ型ゲート
電極が最下段のリセス上に形成されたものを得ることが
できる。これにより、本実施の製法では極簡単な製造工
程の追加のみで上記第１の実施例の１段リセスＴ型ゲー
トを有するＦＥＴ構造に比して、素子の高耐圧化を有効
に図れ、高周波領域で高性能な電界効果トランジスタの
構造を得ることができる効果がある。
【００４０】なお、以上の実施例では上述の製法を用い
て１段あるいは２段のリセス内にＴ型ゲート電極が形成
された構造を得るようにしたが、本発明はこの２つの実
施例に限定されるものではなく、Ｔ型ゲート電極５の形
成までに、第１のスペーサ層６をマスクとする活性層エ
ッチングを一部の行う工程（図３（ａ））、第１のスペ
ーサ層６の開孔幅をサイドエッチングにより広げる工程
（図３（ｂ））、この開孔幅を広げた第１のスペーサ層
６をマスクとしてさらに活性層エッチングを行う工程（
図３（ｄ） ）を複数回繰り返すことにより、その内側
壁が多段からなるリセス構造内にＴ型ゲート電極が形成
された、高耐圧，高出力ＦＥＴ構造を得る製法も含むも
のである。
て１段あるいは２段のリセス内にＴ型ゲート電極が形成
された構造を得るようにしたが、本発明はこの２つの実
施例に限定されるものではなく、Ｔ型ゲート電極５の形
成までに、第１のスペーサ層６をマスクとする活性層エ
ッチングを一部の行う工程（図３（ａ））、第１のスペ
ーサ層６の開孔幅をサイドエッチングにより広げる工程
（図３（ｂ））、この開孔幅を広げた第１のスペーサ層
６をマスクとしてさらに活性層エッチングを行う工程（
図３（ｄ） ）を複数回繰り返すことにより、その内側
壁が多段からなるリセス構造内にＴ型ゲート電極が形成
された、高耐圧，高出力ＦＥＴ構造を得る製法も含むも
のである。
【００４１】また、以上の実施例ではＧａＡｓ電界効果
トランジスタの製造方法を例に説明したが、本発明はＧ
ａＡｓ電界効果トランジスタの製造のみに限定されるも
のではなく、例えば、高電子移動度トランジスタ（ＨＥ
ＭＴ）の電極の製造、あるいはマイクロ波モノリシック
ＩＣ（ＭＭＩＣ）等の電極の製造にも適用できるもので
ある。
トランジスタの製造方法を例に説明したが、本発明はＧ
ａＡｓ電界効果トランジスタの製造のみに限定されるも
のではなく、例えば、高電子移動度トランジスタ（ＨＥ
ＭＴ）の電極の製造、あるいはマイクロ波モノリシック
ＩＣ（ＭＭＩＣ）等の電極の製造にも適用できるもので
ある。
【００４２】図５は上記第１の実施例による製造方法を
用いて製造された１段リセス内にＴ型ゲート電極を有す
るＨＥＭＴ構造を、また、図６は上記第２の実施例によ
る製造方法を用いて製造された２段リセス内にＴ型ゲー
ト電極を有するＨＥＭＴ構造を示しており、これらの図
において、図１ないし図４と同一符号は同一または相当
部分を示しており、１７は半絶縁性基板、１６は該基板
１７上に形成されたＧａＡｓバッファ層、１４はＧａＡ
ｓバッファ層１６上に形成されたＩｎＧａＡｓ層であり
、この上にはｎ＋ −ＡｌＧａＡｓ層１３が形成され、
ＩｎＧａＡｓ層１４とｎ＋ −ＡｌＧａＡｓ層１３との
界面のＩｎＧａＡｓ層１４内には２次元電子ガス層１５
が形成されている。また、１２はｎ＋ −ＡｌＧａＡｓ
層１３上に形成されたｎ＋ −ＧａＡｓ層であり、該ｎ
＋ −ＡｌＧａＡｓ層１３内には１段または２段のリセ
ス１１が形成され、該リセス内にＴ型のゲート電極５が
形成されている。半絶縁性基板１７上に、順次、ＧａＡ
ｓバッファ層１６，ＩｎＧａＡｓ層１４，ｎ＋ −Ａｌ
ＧａＡｓ層１３，ｎ＋ −ＧａＡｓ層１２を形成した後
、該ｎ＋ −ＧａＡｓ層１２上にソース電極３，ドレイ
ン電極４を形成し、その後、それぞれ上記第１の実施例
及び第２の実施例による製造方法（ここではその説明を
省略する）を用いると図５及び図６に示した構造のＨＥ
ＭＴが得られる。
用いて製造された１段リセス内にＴ型ゲート電極を有す
るＨＥＭＴ構造を、また、図６は上記第２の実施例によ
る製造方法を用いて製造された２段リセス内にＴ型ゲー
ト電極を有するＨＥＭＴ構造を示しており、これらの図
において、図１ないし図４と同一符号は同一または相当
部分を示しており、１７は半絶縁性基板、１６は該基板
１７上に形成されたＧａＡｓバッファ層、１４はＧａＡ
ｓバッファ層１６上に形成されたＩｎＧａＡｓ層であり
、この上にはｎ＋ −ＡｌＧａＡｓ層１３が形成され、
ＩｎＧａＡｓ層１４とｎ＋ −ＡｌＧａＡｓ層１３との
界面のＩｎＧａＡｓ層１４内には２次元電子ガス層１５
が形成されている。また、１２はｎ＋ −ＡｌＧａＡｓ
層１３上に形成されたｎ＋ −ＧａＡｓ層であり、該ｎ
＋ −ＡｌＧａＡｓ層１３内には１段または２段のリセ
ス１１が形成され、該リセス内にＴ型のゲート電極５が
形成されている。半絶縁性基板１７上に、順次、ＧａＡ
ｓバッファ層１６，ＩｎＧａＡｓ層１４，ｎ＋ −Ａｌ
ＧａＡｓ層１３，ｎ＋ −ＧａＡｓ層１２を形成した後
、該ｎ＋ −ＧａＡｓ層１２上にソース電極３，ドレイ
ン電極４を形成し、その後、それぞれ上記第１の実施例
及び第２の実施例による製造方法（ここではその説明を
省略する）を用いると図５及び図６に示した構造のＨＥ
ＭＴが得られる。
【００４３】このようなＨＥＭＴにおいても、上記第１
及び第２の実施例による効果と同様に、Ｔ型ゲート電極
５と活性層であるｎ＋ −ＧａＡｓ層１２間に、第１の
スペーサ層の厚み分だけの間隔を確保することができ、
ゲート電極５と活性層１３間に寄生容量を防止でき、素
子の高耐圧，高出力化を実現できる。
及び第２の実施例による効果と同様に、Ｔ型ゲート電極
５と活性層であるｎ＋ −ＧａＡｓ層１２間に、第１の
スペーサ層の厚み分だけの間隔を確保することができ、
ゲート電極５と活性層１３間に寄生容量を防止でき、素
子の高耐圧，高出力化を実現できる。
【００４４】また、上記の実施例では、第１のスペーサ
層６，第２のスペーサ層７に、ともにＳｉＯＮあるいは
ＳｉＮを用いるようにしたが、第１，第２のスペーサ層
の材料はこれに限定されるものではなく、他の材料を用
いても構わない。
層６，第２のスペーサ層７に、ともにＳｉＯＮあるいは
ＳｉＮを用いるようにしたが、第１，第２のスペーサ層
の材料はこれに限定されるものではなく、他の材料を用
いても構わない。
【００４５】また、他の各層の膜厚、製法、材料なども
当然ながら上記の実施例のものに限定されるものではな
く、用途に応じて適宜変えればよい。
当然ながら上記の実施例のものに限定されるものではな
く、用途に応じて適宜変えればよい。
【００４６】また、上記の実施例ではＧａＡｓ活性層２
としてその面方位が（１００）面のものを用い、これを
酒石酸系あるいはリン酸系のエッチャントを用いてリセ
スエッチングし、側壁に（０ ／１ ／１ ）面が露出
した順メサ状のリセスを形成するようにしたが、このリ
セスの形状は用いる活性層の面方位，エッチャントに依
存して変化するものであり、上記実施例に示した形状に
限定されるものではない。
としてその面方位が（１００）面のものを用い、これを
酒石酸系あるいはリン酸系のエッチャントを用いてリセ
スエッチングし、側壁に（０ ／１ ／１ ）面が露出
した順メサ状のリセスを形成するようにしたが、このリ
セスの形状は用いる活性層の面方位，エッチャントに依
存して変化するものであり、上記実施例に示した形状に
限定されるものではない。
【００４７】
【発明の効果】以上のように本発明によれば、上層のス
ペーサ層の方が下層のスペーサ層よりエッチングレート
の小さい２層のスペーサ層を用い、ゲートリセス形成後
下層のスペーサ層をゲート電極上部幅より広くサイドエ
ッチングしてゲート電極金属を蒸着・リフトオフしゲー
トリセス内にＴ形ゲートを形成し、さらに、スペーサ層
をドライエッチング除去するようにしたので、素子の完
成後、Ｔ型ゲート電極と活性層との間に常に所定の間隔
を確保することができ、これにより、Ｔ型ゲート電極と
活性層間の寄生容量を防止でき、ゲート長の短縮とゲー
ト抵抗の低減が有効に図れ、高周波特性の良好なものが
制御性，再現性よく得られるという効果がある。
ペーサ層の方が下層のスペーサ層よりエッチングレート
の小さい２層のスペーサ層を用い、ゲートリセス形成後
下層のスペーサ層をゲート電極上部幅より広くサイドエ
ッチングしてゲート電極金属を蒸着・リフトオフしゲー
トリセス内にＴ形ゲートを形成し、さらに、スペーサ層
をドライエッチング除去するようにしたので、素子の完
成後、Ｔ型ゲート電極と活性層との間に常に所定の間隔
を確保することができ、これにより、Ｔ型ゲート電極と
活性層間の寄生容量を防止でき、ゲート長の短縮とゲー
ト抵抗の低減が有効に図れ、高周波特性の良好なものが
制御性，再現性よく得られるという効果がある。
【００４８】また、本発明によれば、開孔された上層，
下層スペーサ層をマスクとして活性層エッチングを一部
行い、その後下層側のスペーサ層をウエットエッチング
により広げ、下層スペーサ層の開孔パターンをマスクに
して活性層をエッチングしてゲートリセスを形成し、さ
らに下層側のスペーサ層をウエットエッチングによりゲ
ート電極形成用レジストパターンより広げる工程を付加
し、下層スペーサ膜によりリセス構造を制御して多段の
リセス構造を得るようにしたので、上述の効果に加えて
さらにゲート・ソース間抵抗（Ｒｓ）の増加を抑制して
の高耐圧化が図れる構造を得ることができ、高周波領域
で高性能なものを制御性，再現性よく提供できるという
効果がある。
下層スペーサ層をマスクとして活性層エッチングを一部
行い、その後下層側のスペーサ層をウエットエッチング
により広げ、下層スペーサ層の開孔パターンをマスクに
して活性層をエッチングしてゲートリセスを形成し、さ
らに下層側のスペーサ層をウエットエッチングによりゲ
ート電極形成用レジストパターンより広げる工程を付加
し、下層スペーサ膜によりリセス構造を制御して多段の
リセス構造を得るようにしたので、上述の効果に加えて
さらにゲート・ソース間抵抗（Ｒｓ）の増加を抑制して
の高耐圧化が図れる構造を得ることができ、高周波領域
で高性能なものを制御性，再現性よく提供できるという
効果がある。
【図１】本発明の一実施例による半導体装置の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図２】本発明の一実施例による半導体装置の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図３】本発明の他の実施例による半導体装置の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図４】本発明の他の実施例による半導体装置の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図５】本発明の一実施例による半導体装置の製造方法
により製造されたＨＥＭＴの断面図である。
により製造されたＨＥＭＴの断面図である。
【図６】本発明の他の実施例による半導体装置の製造方
法により製造されたＨＥＭＴの断面図である。
法により製造されたＨＥＭＴの断面図である。
【図７】従来方法による半導体装置の製造方法を示す工
程断面図である。
程断面図である。
１ 基板
２ 活性層
３ ソース電極
４ ドレイン電極
５ ゲート電極
６ 第１のスペーサ層
７ 第２のスペーサ層
８ 第１のレジストパターン
９ 第２のレジストパターン
１１ ゲートリセス
７’ 第２のスペーサ層の残り
１２ ｎ＋ ＧａＡｓ層
１３ ｎ＋ ＡｌＧａＡｓ層
１４ ＩｎＧａＡｓ層
１５ ２次元電子層
１６ ＧａＡｓバッファ層
１７ 半絶縁性基板
Claims (2)
- 【請求項１】 活性層が形成された下地基板上にソー
ス電極，ドレイン電極を形成する工程、ウエハ全面に第
１のスペーサ層を形成するとともに、該第１のスペーサ
層上に第１のスペーサ層によりエッチングレートの小さ
い第２のスペーサ層を形成する工程、前記第１，第２の
スペーサ層開孔用の第１のレジストパターンを形成する
工程、該第１のレジストパターンをマスクに前記第１，
第２のスペーサ層を同じエッチング速度でエッチングす
る工程、前記第１のレジストパターン除去後、該第１の
レジストパターンより広い開孔幅を有するゲート電極形
成用の第２レジストパターンを形成する工程、前記開孔
された第１，第２のスペーサ層をマスクとして活性層エ
ッチングを行いゲートリセスを形成する工程、前記第１
のスペーサ層をエッチングし、その開孔幅を前記第２レ
ジストパターンの開孔幅より広げる工程、全面にゲート
電極形成用金属を蒸着し、不要のゲート電極形成用金属
をリフトオフにより除去する工程、エッチングによりゲ
ート電極周囲の前記第１，第２のスペーサ層を除去して
ゲート電極を完成させる工程を有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 活性層が形成された下地基板上にソー
ス電極，ドレイン電極を形成する工程、ウエハ全面に第
１のスペーサ層を形成するとともに、該第１のスペーサ
層上に第１のスペーサ層によりエッチングレートの小さ
い第２のスペーサ層を形成する工程、前記第１，第２の
スペーサ層開孔用の第１のレジストパターンを形成する
工程、該第１のレジストパターンをマスクに前記第１，
第２のスペーサ層を同じエッチング速度でエッチングす
る工程、前記第１のレジストパターン除去後、該第１の
レジストパターンより広い開孔幅を有するゲート電極形
成用の第２レジストパターンを形成する工程、前記開孔
された第１，第２のスペーサ層をマスクとして活性層エ
ッチングを一部行う工程、前記第１のスペーサ層の開孔
幅をエッチングにより広げる工程、前記第１のスペーサ
層の開孔パターンをマスクにして活性層をエッチングし
、ゲートリセスを形成する工程、前記第１のスペーサ層
をエッチングし、その開孔幅を前記第２のレジストパタ
ーンの開孔幅より広げる工程、全面にゲート電極形成用
金属を蒸着し、不要のゲート電極形成用金属をリフトオ
フにより除去する工程、エッチングによりゲート電極周
囲の前記第１，第２のスペーサ層を除去してゲート電極
を完成させる工程を有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5963091A JPH04274332A (ja) | 1991-02-28 | 1991-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5963091A JPH04274332A (ja) | 1991-02-28 | 1991-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04274332A true JPH04274332A (ja) | 1992-09-30 |
Family
ID=13118748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5963091A Pending JPH04274332A (ja) | 1991-02-28 | 1991-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04274332A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19621487A1 (de) * | 1996-05-29 | 1997-12-04 | Daimler Benz Ag | Verfahren zur Herstellung von T-förmigen Gate-Elektroden |
| JP2005175927A (ja) * | 2003-12-11 | 2005-06-30 | Murata Mfg Co Ltd | 弾性表面波素子の製造方法 |
-
1991
- 1991-02-28 JP JP5963091A patent/JPH04274332A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19621487A1 (de) * | 1996-05-29 | 1997-12-04 | Daimler Benz Ag | Verfahren zur Herstellung von T-förmigen Gate-Elektroden |
| DE19621487B4 (de) * | 1996-05-29 | 2007-09-20 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung von T-förmigen Gate-Elektroden |
| JP2005175927A (ja) * | 2003-12-11 | 2005-06-30 | Murata Mfg Co Ltd | 弾性表面波素子の製造方法 |
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