JPH04207041A

JPH04207041A - 半導体装置とその製造方法

Info

Publication number: JPH04207041A
Application number: JP34014690A
Authority: JP
Inventors: Kinshiro Kosemura; 小瀬村　欣司郎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1992-07-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要コ高速度動作の可能な電界効果トランジスタ型の半導体装
置およびその製造方法に関し、ゲート容量を低減させる
ことのできる新たなゲート構造を有する半導体装置を提
供することを目的とし、半絶縁性の半導体基板と、半導体基板上に形成された半
導体活性層と、半導体活性層にコンタクトを形成するソ
ース電極とドレイン電極と、ソース電極とトレイン電極
の間で活性層にコンタクトするゲート電極と、ゲート電
極と活性層との間に配置された幅の狭い絶縁物領域であ
って、その両側の活性層に接するゲート電極から延びる
空乏層が活性層のを横切る時、空乏層の端面がほぼ平面
となるように幅が設定された絶縁物領域とを有するよう
に構成する。

［産業上の利用分野］本発明は、半導体装１およびその製造方法に関し、特に
高速度動作の可能な電界効果トランジスタ型の半導体装
１およびその製造方法に関する。

近年、コンピュータや通信システム等の高速化、大容量
化、小形化等に伴い、より高速（高周波）で動作する高
性能なトランジスタの開発が要求されている。化合物半
導体を用いたＭＥＳＦＥＴ、ＨＥＭＴ等の電界効果トラ
ンジスタ型半導体装置はこのような高周波動作に優れて
いる。

［従来の技術］第４図（Ａ）〜（Ｃ）に、従来の技術による電界効果ト
ランジスタ型半導体装置（ＭＥＳＦＥＴ＞の製造方法を
示す。

第４図（Ａ）に示すように、半絶縁性基板１の上に活性
層２を形成した基板を準備する。半絶縁性基板１は、た
とえば半絶縁性ＧａＡｓで形成され、活性層２は、たと
えば不純ｅｌ：ａ度１０１７〜１０１８ｃｍ−３のｎ型
ＧａＡｓの層で形成される。

活性層２は、たとえば厚さ約０．１〜０，２μｍの層で
ある。たとえば、酸素イオンのイオン注入、またはメサ
状エツチングにより、活性層２を貫通して素子間分離領
域３が形成される。

次に、第４図（Ｂ）に示すように、活性層２の上にソー
ス電極４、ドレイン電極５を対向して形成する。これら
ソース電極４、トレイン電４Ｎ！５は、たとえばＡ　ｕ
　Ｇ　ｅ　／　Ａ　ｕ積層ｔ４Ｉ＆！で形成され、その
間の距離（チャネル長ρ１）を１〜２μｍ程度に設定す
る。

次に、表面上にレジスト層を形成し、ゲート電極パター
ンの開口部を形成した後、ＡＱ等のショットキ金属の層
を堆積する。レジスト層をリフトオフすることにより、
第４図（Ｃ）に示すように、活性層２の上に直接接触し
たゲート電極６のみが残る。このゲート電極６は、たと
えばゲート長Ｑ２が約０．２５〜０．５μｍ、ゲート幅
がたとえば、５０〜２００μｍとする。なお、ＩＣ内に
おいては、ゲート幅はもつと狭く、たとえば５〜２０μ
ｍ程度とする。

このようにして、遮断周波数で、が約３０〜８０ＧＨｚ
の電界効果トランジスタ型半導体装置が形成される。

［発明が解決しようとする課題］電界効果トランジスタ型半導体装１の性能を高周波化し
ようとすると、ゲート長の短縮化、直列抵抗の低減、寄
生容量の低減、ゲート抵抗の低減、キャリア移動度の向
上等が有効であり、それぞれの改善が計られている。

ゲート容量の低減に関しては、近年ゲート長は０．１〜
０．２５μｍと微細化されており、はぼ限界に近い、ゲ
ート容量は、ゲート長とゲート幅、キャリア濃度等に依
存して必然的に決まるため、ゲート容量をさらに低減さ
せるには、新たなゲート構造の実現が望まれる。

本発明の目的は、ゲート容量を低減させることのできる
新たなゲート構造を有する半導体装置を提供することで
ある。

［課題を解決するための手段〕本発明の半導体装置は、半絶縁性の半導体基板と、半導
体基板上に形成された半導体活性層と、半導体活性層に
コンタクトを形成するソース電極とドレイン電極と、ソ
ース電極とトレイン電極の間で活性層にコンタクトする
ゲート電極と、ゲート電極と活性層との間に配置された
幅の狭い絶縁物領域であって、その両側の活性層に接す
るゲート電極用乏層の端面がほぼ平面となるように幅が設定された絶縁
物領域とを有する。

Ｕ作用コゲート電極と活性層との間に幅の狭い絶縁層を介在させ
ることにより、絶縁層の存在する領域でのゲート容量を
低減させる。一方、絶縁層の幅を制限することにより、
活性層内部においては、連続するゲート電極と同様の制
御を可能とする。

［実施例］以下、本発明の実施例を第１図（Ａ）〜＜Ｄ）、第２図
（Ａ）〜（Ｃ）、第３図（Ａ）〜（ｃ）に示す。

第１図（Ａ）に示すように、たとえば半絶縁性ＧａＡｓ
からなる半絶縁性基板１１の上に、不純物濃度１０１７
〜１０１８ｃ　ｍ−３のｎ型ＧａＡｓエピタキシャル層
からなる活性層１２を、厚さ約０゜１〜０．２μｍ成長
し、デバイスを形成する領域を囲んで素４子間分離領域
１３を酸素イオンのイオン注入で形成する。なお、この
工程は第４図（Ａ）に示すものと同等である。

次に、第１図（Ｂ）に示すように、活性層１２の表面に
５ｉ０２ＪＩＷ１６を減圧ＣＶＤにより、厚さ約３００
〜１０００人ｔＩＬ積する。この絶縁［１６の上にレジ
スト層を形成し、ソース″’！ｊｂ　極、ドレイン電極
のパターンを開口し、露出した絶縁膜１６をエツチング
した後、たとえばＡ　ｕ　Ｇ　ｅ　／　Ａ　ｕを真空中
で蒸着し、！極層を形成した後、レジスト層ごとリフト
オフを行なう、レジスト層上のＡｕ　Ｇ　ｅ　／　Ａ　
ｕ膜は除去され、活性層１２上に形成された＠極のみが
残って、ソース電極１４、ドレイン出１５を形成する。

これらのｔｉに加熱合金処理を行ない、オーミック接触
を形成する。

次に、全面上にポジレジスト層１８ａを形成し。

ゲート電極を形成すべき領域にラインアンドスペースパ
ターン１７を露光する４図中、ライン状開口部をハツチ
ングで示す、このラインアンドスペースパターン１７の
各々は、ゲート幅方向（図中上下方向）に、はぼ等しい
ライン幅およびスペース幅をもって形成される。たとえ
ば、ライン幅およびスペース幅は約０．１μｍ程度であ
る。ポジレジストは、たとえばＰＭＭＡ系のもの（たと
えば東京応化製０ＥＢＲ−１０００、日本ゼオン製２０
ＭＲ１００等）を用いることができる。ポジレジスト層
１８ａにラインアンドスペースパターン１７を形成した
後、ライン状開口内に露出した絶縁層１６を塩素系ドラ
イエッチャントにより、選択的に除去する。その後、ラ
インアンドスペースパターンを形成するために用いたレ
ジスト層１８ａは除去し、新たなレジスト層１８ｂを塗
布する。このレジストも前述のレジスト同様のポジレジ
ストで形成する。

第１図（Ｄ＞に示すように、ラインアンドスペースパタ
ーン１７が転写された絶縁膜の上に、ラインと交差する
ゲートｔｉパターン１９を新たなレジスト層１８ｂ内に
形成する０図中、パターン１９の開口部をハツチングで
示す。

ゲートｔｉのパターンは、たとえばゲート長０゜１〜０
．２５μｍ、ゲート幅５０〜２ｏｏμｍとする。

ここで、絶縁膜のラインアンドスペースパターン中、ラ
イン状開口のある部分の断面を第２図に示し、開口のな
いスペース部分の断面図を第３図に示す。

Ｍ１図（Ｄ）に示すゲート電極用のパターンをレジスト
層に形成した段階の断面図を第２図（Ａ）および第３図
（Ａ＞に示す。

レジスト層１８ｂにゲートｔｒｉの開ロバターン１９が
開口されている。

この上に、ゲート電極となる電極層２２を堆積する。た
とえば、真空蒸着により、厚さ３０００〜５０００Ｌの
Ａｌ１層を堆積する。このＡ４２層の内、ゲートｔ［ｉ
Ｉ用の開ロバターン１９内に堆積された部分がゲート電
極２４となる。この状態が第２図（Ｂ）および第３図（
Ｂ）に示されている。

ゲート電極２４は、絶縁膜のライン状開口部分では活性
層１２にショットキ＃、触するか、スペース部では第３
図（Ｂ）に示すように、絶縁膜１６の上に配置されてい
る。

その後、レジスト層１８ｂをリフトオフすることにより
、レジスト層１８ｂ上のＡ１２層２２は除去される。こ
のリフトオフ工程は、剥離液（たとえば、東京応化製剥
Ｍ液５０２等）等に浸漬することによって実行できる。

このようにして、第２図（Ｃ）および第３図（Ｃ）に示
すような構造が得られる。

ゲート電極２４は、ゲート幅方向に見た時、活性層１２
上に接する部分と、活性層１２上に形成された絶縁！１
１６上に配置される部分とが交互に配置されている。

第３図（Ｃ）に示す絶縁Ｍ１６の幅が十分小さければ、
その両脇で活性層１２に接するゲート電極２４が活性層
１２内に十分空乏層を発達させ、その底面はほぼ平面と
考えることができる。このため、絶縁膜１６のラインア
ンドスペースパターンのスペース部分の幅は、約０．１
μｍ以下にすることが好渡しい。

半導体と比べ、絶縁体の比誘電率は極めて小さい。した
かって、ゲート電極と活性層との間に絶縁膜が介在する
と、その領域におけるゲート電極の寄生容量は極めて小
さくなる。たとえば、ゲート電極の全面積の内、ショッ
トキ接触を形成する部分を１０〜５０％低減させること
により、ゲート電極に付随する寄生容量をほぼ１０〜５
０％近く低減させることか可能となる。

一方、ショットキ接触を形成するゲート電極の部分の間
隔が十分密であれば、ゲート電極から成長する空乏層は
互いに重なり合い、活性層における空乏層端面はほぼ平
面とすることができる。

しなかつて、トランジスタのトランスコンダクタンスｇ
　を保持したまま、ゲートの寄生容量Ｃを低減すること
により、遮断周波数ｆ、をｓ大巾に向上することか可能となる。

以上限られた実施例について、本発明を説明したが、本
発明はこれらに制限されるものではない。

たとえば、半導体としてＧａＡｓの他、他のｍ−Ｖ族生
導体およびさらに他の族の半導体を用いることもできる
。また、電界効果型トランジスタの構造として、ＭＥＳ
ＦＥＴの構成を示したが、ＨＥＭＴ等、他の電界効果型
トランジスタに適用してもよい、また、ゲート電極と活
性層との間にラインアンドスペースパターンで絶縁膜を
形成する場合を説明したが、絶縁膜はラインアンドスペ
ースパターン以外の形状で介在させてもよい、たとえば
、ドツト径が制限されたドツトアンドスペースパターン
としてもよい、ドツト部分を絶縁膜で形成する場合、ド
ツトの直径が活性層内の空乏層の形状を実質的に変更さ
せないように選ぶ、その他、シェブロン形、波形等、種
々のパターンによって同等の効果を実現することができ
る。その他、種々の変更、改良、組み合わせ等が可能な
ことは当業者に自明であろう。

こ発明の効果コ以上説明したように一本発明によれば一電界効果トラン
ジスタ型半導体装置のゲート容量が低減でき、遮断周波
数を向上することができる。

このため、高周波特性に優れた半導体装置が提供される
。

【図面の簡単な説明】

第１図（Ａ）〜（Ｄ）は、本発明の実施例による半導体
装置の製造方法を示し、第１図（Ａ）、（Ｂ）は断面図
、第１図（Ｃ）、（Ｄ）は平面図、第２図（Ａ）〜（Ｃ
）、第３図（Ａ）〜（ｃ）は、第１図（Ｄ）のｎ−ｍ線
、ｍ−ｍ線に沿う部分の断面であり、それぞれ異なる製
造工程における状態を示す断面図、第４図（Ａ）〜（Ｃ）は、従来技術による半導体装置の
製造方法を説明するための断面図である。図において、１１　　　　　半絶縁性基板１２　　　　　活性層１３　　　　　素子間分離領域１４　　　　　　ソース電極１５　　　　　　ドレイン電極】６　　　　　絶縁膜１７　　　　　ラインアンドスペースパターン１８　　
　　　レジスト層１９　　　　　ゲート胴間ロバターン２２　　　　　金属層２４　　　　　　ゲート電極

Claims

【特許請求の範囲】

（１）、半絶縁性の半導体基板（１１）と、前記半導体
基板（１１）上に形成された半導体活性層（１２）と、前記半導体活性層（１２）にコンタクトを形成するソー
ス電極（１４）とドレイン電極（１５）と、前記ソース電極（１４）とドレイン電極（１５）の間で
活性層（１２）にコンタクトするゲート電極（２４）と
、前記ゲート電極（２４）と前記活性層（１２）との間に
配置された幅の狭い絶縁物領域（１６）であって、その
両側の活性層（１２）に接するゲート電極から延びる空
乏層が活性層（１２）を横切る時、空乏層の端面がほぼ
平面となるように幅が設定された絶縁物領域（１６）とを有する半導体装置。
（２）、半絶縁性の半導体基板（１１）上に半導体活性
層（１２）を備えた基板を準備する工程と、活性層（１
２）上に絶縁膜（１６）を形成する工程と、絶縁膜（１６）上にレジスト層（１８）を形成し、ゲー
ト電極を活性層に接触させる複数の開口領域（１７）を
、隣接する開口領域間の幅が活性層内に発達する空乏層
の端面をほぼ平面に保つように選択して、形成する工程
と、前記開口領域（１７）を形成したレジスト層（１８）を
マスクとして前記絶縁膜（１６）をエッチングする工程
と、開口を形成した絶縁膜（１６）の上からゲート電極を形
成する工程とを含む半導体装置の製造方法。