JPH04199748A - トランジスタ - Google Patents
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- JPH04199748A JPH04199748A JP2333179A JP33317990A JPH04199748A JP H04199748 A JPH04199748 A JP H04199748A JP 2333179 A JP2333179 A JP 2333179A JP 33317990 A JP33317990 A JP 33317990A JP H04199748 A JPH04199748 A JP H04199748A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/251—Source or drain electrodes for field-effect devices
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、２重拡散型ＭＯ３Ｉ−ランジスタ（以下、
これをＤＭＯ８Ｉ−ランジスタと記す）に関する。
これをＤＭＯ８Ｉ−ランジスタと記す）に関する。
従来のトランジスタとしては、例えば第８図おにび第１
１図に示したようなものがある。第８図は、ＤＣモータ
を正・逆転駆動させるためのト１ブリッジドライバ（誠
文堂新光拐刊、電子回路人事典、第５２章モータ制御回
路、ρ４０７．参照）に従来のトランジスタを適用した
例である。
１図に示したようなものがある。第８図は、ＤＣモータ
を正・逆転駆動させるためのト１ブリッジドライバ（誠
文堂新光拐刊、電子回路人事典、第５２章モータ制御回
路、ρ４０７．参照）に従来のトランジスタを適用した
例である。
一般に１１ブリツジドライバは、第８図に示したように
４つのＭＯＳ ｌ−ランジスタＴｒｌ、Ｔｒ２．Ｔｒ３
。
４つのＭＯＳ ｌ−ランジスタＴｒｌ、Ｔｒ２．Ｔｒ３
。
Ｔｒ４からなっている。つまり、ＭＯＳ ｌ−ランジス
タＴＮ 、 Ｔｒ３は電源■■−グランド間に直列に接
続され、ＭＯＳトランジスタＴｒ２ 、 丁ｒ４も電源
ｖＤＤ −グランド間に直列に接続される。
タＴＮ 、 Ｔｒ３は電源■■−グランド間に直列に接
続され、ＭＯＳトランジスタＴｒ２ 、 丁ｒ４も電源
ｖＤＤ −グランド間に直列に接続される。
そして、ＭＯＳ ｔ−ランジスタＴｒｌ 、 Ｔｒ３の
接続点と、ＭＯＳ Ｉ−ランジスタＴｒ２ 、 Ｔｒ４
の接続点との間に、負荷であるモータＭ１が接続された
構成となっている。
接続点と、ＭＯＳ Ｉ−ランジスタＴｒ２ 、 Ｔｒ４
の接続点との間に、負荷であるモータＭ１が接続された
構成となっている。
また、第９図は、ドレインを共通とした０ＭＯ３ｌ−ラ
ンジスタ（オーム礼刊、半導体ハンドブック［第２版コ
、第６編、第２＊、 ＋１４１３．参照）であるＭＯＳ
トランジスタＴｒｌ 、 Ｔｒ２の断面構造を示した図
である。
ンジスタ（オーム礼刊、半導体ハンドブック［第２版コ
、第６編、第２＊、 ＋１４１３．参照）であるＭＯＳ
トランジスタＴｒｌ 、 Ｔｒ２の断面構造を示した図
である。
次に、従来のトランジスタの構成を第９図に基づいて説
明する。
明する。
第９図においで、 １００はＰ形基板であり、１１０１
、１１０２はＮ形埋め込み層であり、１４０３．４１０
４はドレイン領域であるＮ形半導体領域である。Ｎ形半
導体領域１１０３とＮ形半導体領域１１０４とは、Ｐ影
領域１１００によって電気的に分離されている。
、１１０２はＮ形埋め込み層であり、１４０３．４１０
４はドレイン領域であるＮ形半導体領域である。Ｎ形半
導体領域１１０３とＮ形半導体領域１１０４とは、Ｐ影
領域１１００によって電気的に分離されている。
Ｎ形半導体領１ｉ １１０３．１１０４中には、それぞ
れＮ＋十形領域１１０５１１０６およびＰ形つェル領域
１０４゜１０５が形成されている。
れＮ＋十形領域１１０５１１０６およびＰ形つェル領域
１０４゜１０５が形成されている。
Ｐ形つェル領ｆ＜ １０４，１０５中には、Ｐ形つェル
領１ｉｉ １０４，１０４の電位を与えるためのＰ＋十
形領域１０８１０９が中心部に形成されている。さらに
、Ｐ十形領域１０８．１０９の周囲のＰ形つェル領域１
０４，１０５中には、それぞれソース領域であるＮ＋十
形領域１１０１１１が形成されている。
領１ｉｉ １０４，１０４の電位を与えるためのＰ＋十
形領域１０８１０９が中心部に形成されている。さらに
、Ｐ十形領域１０８．１０９の周囲のＰ形つェル領域１
０４，１０５中には、それぞれソース領域であるＮ＋十
形領域１１０１１１が形成されている。
Ｎ＋十形領域１１０Ｎ形半導体領域１１０３の間のＰ形
つェル領域１０４表面に、グー１〜絶縁膜１１２を介し
てゲート電極１１４が形成されている。
つェル領域１０４表面に、グー１〜絶縁膜１１２を介し
てゲート電極１１４が形成されている。
同様に、Ｎ＋十形領域１１１Ｎ形半導体領１４１１０４
の間のＰ形つェル領域１０５表面に、ゲート絶縁膜１１
２を介してゲート電極１１Ｇが形成されている。
の間のＰ形つェル領域１０５表面に、ゲート絶縁膜１１
２を介してゲート電極１１Ｇが形成されている。
グー１〜絶縁膜１１２おＪ：びグー１へ電極１１４，１
１６−４−には、第１層間絶縁膜１１８が形成されてい
る。こ−６〜 の第１層間絶縁膜１１８上には、コンタクトホールを介
してＰ十形領域１０８．１０９みよびＮ十形領域１１０
．１１１に接続された第１電極層１２２，１２４と、コ
ンタクトホールを介してＮ十形領域１１０５．１１０６
に接続された第１電極層よりなるドレイン電極１２０と
が形成されている。
１６−４−には、第１層間絶縁膜１１８が形成されてい
る。こ−６〜 の第１層間絶縁膜１１８上には、コンタクトホールを介
してＰ十形領域１０８．１０９みよびＮ十形領域１１０
．１１１に接続された第１電極層１２２，１２４と、コ
ンタクトホールを介してＮ十形領域１１０５．１１０６
に接続された第１電極層よりなるドレイン電極１２０と
が形成されている。
第１電極層１２２，１２４およびドレイン電極 １２０
上には、第２層間絶縁膜１２６が形成されている。この
第２層間絶縁膜１２６上にはコンタクトホールを介して
第１電極層１２２．１２４に接続された第２電極層より
なるソース電極１２８．１３０が形成されている。
上には、第２層間絶縁膜１２６が形成されている。この
第２層間絶縁膜１２６上にはコンタクトホールを介して
第１電極層１２２．１２４に接続された第２電極層より
なるソース電極１２８．１３０が形成されている。
なお、Ｐ形基板１００上に形成された各素子を保護する
ために、各素子の表面に保護膜１３４が形成されている
。
ために、各素子の表面に保護膜１３４が形成されている
。
以上に示したごとく、ドレイン領域であるＮ形半導体領
域１１０３とソース領域であるＮ十形領域１１０および
ゲート電極１１４等で構成されるＭＯＳトランジスタが
複数並列に接続されてＭＯＳトランジスタＴｒ１が形成
される。
域１１０３とソース領域であるＮ十形領域１１０および
ゲート電極１１４等で構成されるＭＯＳトランジスタが
複数並列に接続されてＭＯＳトランジスタＴｒ１が形成
される。
同様に、ドレイン領域であるＮ形半導体領域１１０４と
ソース領域であるＮ十形領域１１１およびゲート電極１
１６等で構成されるＭＯＳトランジスタが複数並列に接
続されてＭＯＳトランジスタＴｒ２が形成されている。
ソース領域であるＮ十形領域１１１およびゲート電極１
１６等で構成されるＭＯＳトランジスタが複数並列に接
続されてＭＯＳトランジスタＴｒ２が形成されている。
また、ＭＯＳトランジスタＴｒ３ 、 Ｔｒ４の構造に
ついては、特に図示しなかったが、ＭＯＳ Ｉ−ランジ
スタＴｒｌ 、 Ｔｒ２とは、ドレインを共通とするの
かソースを共通とするのかが違うだけである。つまり、
ＭＯＳ ｌ−ランジスタＴｒ３ 、 Ｔｒ４の場合、各
ソース電極を配線により共通となるように接続し、ドレ
イン電極を別々とする。
ついては、特に図示しなかったが、ＭＯＳ Ｉ−ランジ
スタＴｒｌ 、 Ｔｒ２とは、ドレインを共通とするの
かソースを共通とするのかが違うだけである。つまり、
ＭＯＳ ｌ−ランジスタＴｒ３ 、 Ｔｒ４の場合、各
ソース電極を配線により共通となるように接続し、ドレ
イン電極を別々とする。
次に、この従来例の平面図を第１０図に示す。
第１０図は、ＭＯ３Ｉ−ランジスタＴｒ１ 、 Ｔｒ２
のドレイン・ソース・ゲート電極の各電極パッドの配置
を示している。なお、第１０図中にＸｌ −Ｖｌで表し
た断面を示した図が、第９図である。
のドレイン・ソース・ゲート電極の各電極パッドの配置
を示している。なお、第１０図中にＸｌ −Ｖｌで表し
た断面を示した図が、第９図である。
第１０図において１００はＰ形基板である。このＰ形基
板１００には、ＭＯＳ ｌ−ランジスタＴｒ１を形成す
る領域１２００と、ＭＯＳ Ｉ−ランジスタＴｒ２を形
成する領域１２０１がある。領域１２００内には、ＭＯ
ＳトランジスタＴｒ１のソース電極１２８に接続された
ソース電極パッド１２０２と、ＭＯＳトランジスタＴｒ
１のゲート電極１１４に接続されたゲート電極パッド１
２０４が形成されている。
板１００には、ＭＯＳ ｌ−ランジスタＴｒ１を形成す
る領域１２００と、ＭＯＳ Ｉ−ランジスタＴｒ２を形
成する領域１２０１がある。領域１２００内には、ＭＯ
ＳトランジスタＴｒ１のソース電極１２８に接続された
ソース電極パッド１２０２と、ＭＯＳトランジスタＴｒ
１のゲート電極１１４に接続されたゲート電極パッド１
２０４が形成されている。
同様に、領域１２０１内には、ＭＯＳトランジスタ丁ｒ
２のソース電極１３０に接続されたソース電極パッド１
２０３と、ＭＯＳトランジスタＴｒ２のゲート電極１１
６に接続されたゲート電極パッド１２０５が形成されて
いる。また、１２０６はＭＯ３ｔ−ランジスタＴｒｔ
、 Ｔｒ２の共通のドレイン電極１２０に接続されたト
レイン電極パッド１２０６である。
２のソース電極１３０に接続されたソース電極パッド１
２０３と、ＭＯＳトランジスタＴｒ２のゲート電極１１
６に接続されたゲート電極パッド１２０５が形成されて
いる。また、１２０６はＭＯ３ｔ−ランジスタＴｒｔ
、 Ｔｒ２の共通のドレイン電極１２０に接続されたト
レイン電極パッド１２０６である。
次に、この従来例の動作を第８図および第９図に基づい
て説明する。
て説明する。
例えば、モータＭ１を正転方向に回転さぜる場合、ＭＯ
ＳトランジスタＴｒ１ 、 Ｔｒ４のゲート電極にのみ
、ＭＯＳトランジスタのしきい値以上の電圧を印加して
導通状態とし、ＭＯＳ ｔ−ランジスタＴｒ２ 、 Ｔ
ｒ３を非導通状態とする。すると、モータＭ１には、第
８図中に実１ｉａで示した方向に電流が流れ、モータＭ
１が正転方向に回転する。
ＳトランジスタＴｒ１ 、 Ｔｒ４のゲート電極にのみ
、ＭＯＳトランジスタのしきい値以上の電圧を印加して
導通状態とし、ＭＯＳ ｔ−ランジスタＴｒ２ 、 Ｔ
ｒ３を非導通状態とする。すると、モータＭ１には、第
８図中に実１ｉａで示した方向に電流が流れ、モータＭ
１が正転方向に回転する。
逆に、モータＭ１を逆転方向に回転させる場合は、ＭＯ
Ｓ ｌ−ランジスタＴｒ２ 、 Ｔｒ３のゲート電極に
のみ、しきい値以上の電圧を印加して導通状態とし、Ｍ
Ｏ８ｈランジスタＴｒ１． Ｔｒ４を非導通状態とする
。すると、モータＭ１には第８図中に点線ｉｂで示した
方向に電流が流れ、モータＭ１が逆転方向に回転する。
Ｓ ｌ−ランジスタＴｒ２ 、 Ｔｒ３のゲート電極に
のみ、しきい値以上の電圧を印加して導通状態とし、Ｍ
Ｏ８ｈランジスタＴｒ１． Ｔｒ４を非導通状態とする
。すると、モータＭ１には第８図中に点線ｉｂで示した
方向に電流が流れ、モータＭ１が逆転方向に回転する。
しかしながら、上記のごとき従来の半導体装置にあって
は、第１０図に示したように、ＭＯＳトランジスタＴｒ
ｉ 、 Ｔｒ２が別々の領１ｉ２ｏｏ 、１２０１に形
成されていた。このため、例えばＭＯＳ ｔ−ランジス
タＴｒｌが導通状態となり電流が流れると、領域１２０
０にジュール熱が発生する。
は、第１０図に示したように、ＭＯＳトランジスタＴｒ
ｉ 、 Ｔｒ２が別々の領１ｉ２ｏｏ 、１２０１に形
成されていた。このため、例えばＭＯＳ ｔ−ランジス
タＴｒｌが導通状態となり電流が流れると、領域１２０
０にジュール熱が発生する。
しかし、ＭＯＳ ｌ−ランジスタＴｒ２は非導通状態で
あるために、領域１２０１ではジュール熱が発生しない
。したがって、１つの基板上で発熱している部分と発熱
していない部分とがあるために、発熱部が一定の部分に
集中してしまい、熱的バランスがよくないなどの問題点
があった。
あるために、領域１２０１ではジュール熱が発生しない
。したがって、１つの基板上で発熱している部分と発熱
していない部分とがあるために、発熱部が一定の部分に
集中してしまい、熱的バランスがよくないなどの問題点
があった。
また、常に一部の領域が動作しない状態であるために、
効率が悪く、小形化が困難であるという問題点があった
。
効率が悪く、小形化が困難であるという問題点があった
。
この発明は、上記の問題点に鑑みてなされたもので、１
つの基板上で熱の発生部が一定の部分に集中することな
く、基板上の熱的バランスを取善し、小形化したｌ−ラ
ンジスタを提供することを目的どしている。
つの基板上で熱の発生部が一定の部分に集中することな
く、基板上の熱的バランスを取善し、小形化したｌ−ラ
ンジスタを提供することを目的どしている。
この発明は、上記のごとき目的を達成するためめになさ
れたものである。
れたものである。
つまり、請求項（１）に示したように、半導体基板の一
主面に形成された第１導電形のドレイン領域と、該トレ
イン領域に接続された第１ｓ電形のドレインコンタクト
領域と、該トレイン」ンタク１へ領域に接続されたドレ
イン電極と、前記ドレイン領域と接し、前記ドレインコ
ンタクト領域の周囲に前記ドレインコンタクト領域から
等距離となる位置に独立して形成された複数の第２導電
形のつ丁ル領域と、該複数のウェル領域毎に夫々接続さ
れた複数の独立した第１導電形のソース領域と、該複数
のソース領域の１個以上の領域と接続された複数の独立
したソース電極と、前記ドレイン領域と前記ソース領域
どの間の前記つｘ ／Ｌ／順／領域上縁膜を介して形成
された複数の独立したグー１〜電極とからなることを特
徴とするトランジスタとする。
主面に形成された第１導電形のドレイン領域と、該トレ
イン領域に接続された第１ｓ電形のドレインコンタクト
領域と、該トレイン」ンタク１へ領域に接続されたドレ
イン電極と、前記ドレイン領域と接し、前記ドレインコ
ンタクト領域の周囲に前記ドレインコンタクト領域から
等距離となる位置に独立して形成された複数の第２導電
形のつ丁ル領域と、該複数のウェル領域毎に夫々接続さ
れた複数の独立した第１導電形のソース領域と、該複数
のソース領域の１個以上の領域と接続された複数の独立
したソース電極と、前記ドレイン領域と前記ソース領域
どの間の前記つｘ ／Ｌ／順／領域上縁膜を介して形成
された複数の独立したグー１〜電極とからなることを特
徴とするトランジスタとする。
請求項（２）に示したように、前記ドレインコンタクト
領域は前記トレイン領域に接続され−Ｃ複数形成されて
おり、前記複数のドレインコンタクト領域の各々の領域
の周囲に形成された第２導電形のウェル領域の数は３，
４又は６個であり、該ウェル領域の内の２個の領域は前
記複数のドレインコンタクト領域の内の隣接する２個の
領域と等距離になるように形成されたことを特徴とする
請求項（１）に記載のＩ−ランジスタどする。
領域は前記トレイン領域に接続され−Ｃ複数形成されて
おり、前記複数のドレインコンタクト領域の各々の領域
の周囲に形成された第２導電形のウェル領域の数は３，
４又は６個であり、該ウェル領域の内の２個の領域は前
記複数のドレインコンタクト領域の内の隣接する２個の
領域と等距離になるように形成されたことを特徴とする
請求項（１）に記載のＩ−ランジスタどする。
請求項（３）に示したように、前記ドレインコンタクト
領域の周囲に形成された前記複数のつｒル領滅の数は４
個以上の偶数個であり、前記複数のウェル領域の内の亙
いに隣接づる領域に夫々接続＝ １２− された前記ソース領域は異４する前記ソース電極に接続
されたことを特徴する請求項（１）に記載のトランジス
タどする。
領域の周囲に形成された前記複数のつｒル領滅の数は４
個以上の偶数個であり、前記複数のウェル領域の内の亙
いに隣接づる領域に夫々接続＝ １２− された前記ソース領域は異４する前記ソース電極に接続
されたことを特徴する請求項（１）に記載のトランジス
タどする。
請求項（４）に示したにうに、半導体基板の一主面に形
成された第１導電形のドレイン領域と、該トレイン領域
に形成された第２導電形のつ１ル領域と、該つ１ル領域
と接続された第１導電形のソース領域と、該ソース領域
と接続されたソース電極と、ドレイン領域に接続され、
前記ウェル領域の周囲に前記ウェル領域から等距離とな
る位置に独立して形成された複数の第１１Ｆ電形のドレ
イン」ンタク１〜領域と、該複数のドレインコンタクト
領域の１個以上の領域と接続された複数の独立したドレ
イン電極と、前記ドレイン領域と、前記ソース領域との
間の前記ウェル領域上に絶縁膜を介して形成された複数
の独立したゲート電極とからなることを特徴とするｌ〜
ランジスタとする。
成された第１導電形のドレイン領域と、該トレイン領域
に形成された第２導電形のつ１ル領域と、該つ１ル領域
と接続された第１導電形のソース領域と、該ソース領域
と接続されたソース電極と、ドレイン領域に接続され、
前記ウェル領域の周囲に前記ウェル領域から等距離とな
る位置に独立して形成された複数の第１１Ｆ電形のドレ
イン」ンタク１〜領域と、該複数のドレインコンタクト
領域の１個以上の領域と接続された複数の独立したドレ
イン電極と、前記ドレイン領域と、前記ソース領域との
間の前記ウェル領域上に絶縁膜を介して形成された複数
の独立したゲート電極とからなることを特徴とするｌ〜
ランジスタとする。
請求項（５）に示したように、前記ウェル領域は前記ド
レイン領域に接続されて複数形成されており、前記複数
のつ１ル領域の各々の領域の周囲に形成されたドレイン
コンタクト領域の数は３，４又は６個であり、該トレイ
ンコンタク１〜領域の内の２個の領域は前記複数のウェ
ル領域の内の隣接する２個の領域と等距離になるように
形成されたことを特徴とする請求項（４）に記載のトラ
ンジスタとする。
レイン領域に接続されて複数形成されており、前記複数
のつ１ル領域の各々の領域の周囲に形成されたドレイン
コンタクト領域の数は３，４又は６個であり、該トレイ
ンコンタク１〜領域の内の２個の領域は前記複数のウェ
ル領域の内の隣接する２個の領域と等距離になるように
形成されたことを特徴とする請求項（４）に記載のトラ
ンジスタとする。
請求項（６）に示したように、前記ウェル領域の周囲に
形成された後記複数のドレインコンタクト領域の数は４
個以上の偶数個であり、前記複数のドレインコンタクト
領域の内の互いに隣接する領域は異なる前記ドレイン電
極に接続されたことを特徴とする請求項（４）に記載の
トランジスタとする。
形成された後記複数のドレインコンタクト領域の数は４
個以上の偶数個であり、前記複数のドレインコンタクト
領域の内の互いに隣接する領域は異なる前記ドレイン電
極に接続されたことを特徴とする請求項（４）に記載の
トランジスタとする。
請求項（１）に記載した構成によれば、共通の電極に接
続されるドレイン領域を複数の１ヘランジスタに共通と
したために、共通としたトレイン領域は常に動作してお
り、基板を効率よく使用でき、小形化することができる
。
続されるドレイン領域を複数の１ヘランジスタに共通と
したために、共通としたトレイン領域は常に動作してお
り、基板を効率よく使用でき、小形化することができる
。
請求項（２）に記載した構成によれば、ドレイン領域を
共通とした複数のトランジスタにより単位セルを形成し
、半導体基板全体に単位セルを配置したために、動作す
るトランジスタは、基板上の一部に集中することなく広
い範囲に分布して、基板上の発熱部が基板上に分散され
る。このため、発熱部が基板上の一部に集中することが
なく、熱的バランスも改善される。さらに、この半導体
装置をＨブリッジドライバとして用いる場合、単位ヒル
中のトランジスタがすべて同時に導通状態とならないた
めに、単位セルにおける電流密度が低下して発熱量が下
がる。
共通とした複数のトランジスタにより単位セルを形成し
、半導体基板全体に単位セルを配置したために、動作す
るトランジスタは、基板上の一部に集中することなく広
い範囲に分布して、基板上の発熱部が基板上に分散され
る。このため、発熱部が基板上の一部に集中することが
なく、熱的バランスも改善される。さらに、この半導体
装置をＨブリッジドライバとして用いる場合、単位ヒル
中のトランジスタがすべて同時に導通状態とならないた
めに、単位セルにおける電流密度が低下して発熱量が下
がる。
請求項（３）に記載した構成によれば、共通としたドレ
イン領域の周囲に形成した互いに隣接したソース領域が
電気的に絶縁されたソース電極に接続するようにしたた
めに、１つのセル内で動作するトランジスタが一部に集
中せず、１つのセル内での発熱部が分散され、発熱量が
下がる。
イン領域の周囲に形成した互いに隣接したソース領域が
電気的に絶縁されたソース電極に接続するようにしたた
めに、１つのセル内で動作するトランジスタが一部に集
中せず、１つのセル内での発熱部が分散され、発熱量が
下がる。
請求項（４）に記載した構成によれば、請求項（１）に
記載した構成の場合と同様の作用がある。
記載した構成の場合と同様の作用がある。
請求項（５）に記載した構成によれば、請求項（２）に
記載した構成の場合と同様の作用がある。
記載した構成の場合と同様の作用がある。
請求項（６）に記載した構成によれば、請求項（３）に
記載した構成の場合と同様の作用がある。
記載した構成の場合と同様の作用がある。
（実施例）
以下、具体的な実施例に基づいて説明する。
第１図〜第３図は、この発明の第１実施例を示す図であ
る。第１実施例は、請求項（１）および請求項（２）に
係るドレインを共通とした横型ＤＭＯＳトランジスタで
ある。
る。第１実施例は、請求項（１）および請求項（２）に
係るドレインを共通とした横型ＤＭＯＳトランジスタで
ある。
この第１実施例は、第８図に示した１」ブリッジドライ
バのハイサイド・スイッチ（電源ＶＤＤと負荷であるモ
ータＭ１との間に接続されたＭＯＳトランジスタＴｒｉ
、 Ｔｒ２ ）として適用される。
バのハイサイド・スイッチ（電源ＶＤＤと負荷であるモ
ータＭ１との間に接続されたＭＯＳトランジスタＴｒｉ
、 Ｔｒ２ ）として適用される。
まず、第１図に基づいて構成を説明する。なお、第１図
は第１実施例の断面構造を示している。
は第１実施例の断面構造を示している。
第１図において、１００はＰ形基板であり、Ｐ形継板１
００中にはドレイン領域であるＮ形半導体領域１０２が
形成されている。Ｎ形半導体領域１０２下側のＰ形継板
１００中には、Ｎ十形埋め込み層１０１が形成されてい
る。
００中にはドレイン領域であるＮ形半導体領域１０２が
形成されている。Ｎ形半導体領域１０２下側のＰ形継板
１００中には、Ｎ十形埋め込み層１０１が形成されてい
る。
＝ １６−
また、Ｎ形半導体領域１０２中には、ベース領域である
Ｐ形つェル領域１０４と、ドレイン電極を接続させるた
めのドレインコンタクト領域であるＮ十形領域１０６と
、ベース、領域であるＰ形つェル領域１０５とが形成さ
れている。
Ｐ形つェル領域１０４と、ドレイン電極を接続させるた
めのドレインコンタクト領域であるＮ十形領域１０６と
、ベース、領域であるＰ形つェル領域１０５とが形成さ
れている。
Ｐ形つェル領域１０４，１０５中には、Ｐ形つェル領域
１０４．１０５に電位を与えるためのＰ十形領域１０８
゜１０９が中心部に形成されている。さらに、Ｐ形つェ
ル領域１０４，１０５中のＰ十形領域１０８，１０９の
周囲には、ソース領域であるＮ十形領域１１０，１１１
が形成されている。
１０４．１０５に電位を与えるためのＰ十形領域１０８
゜１０９が中心部に形成されている。さらに、Ｐ形つェ
ル領域１０４，１０５中のＰ十形領域１０８，１０９の
周囲には、ソース領域であるＮ十形領域１１０，１１１
が形成されている。
Ｎ形半導体領域１０２とＮ十形領域１１０の間のＰ形つ
ェル領域１０４表面に、ゲート絶縁膜１１２を介してゲ
ート電極１１４が形成されている。同様に、Ｎ形半導体
領域１０２とＮ十形領域１１１の間のＰ形つェル領域１
０４表面に、ゲート絶縁膜１１２を介してゲート電極１
１６が形成されている。
ェル領域１０４表面に、ゲート絶縁膜１１２を介してゲ
ート電極１１４が形成されている。同様に、Ｎ形半導体
領域１０２とＮ十形領域１１１の間のＰ形つェル領域１
０４表面に、ゲート絶縁膜１１２を介してゲート電極１
１６が形成されている。
そして、ゲート絶縁＠ １１２およびゲート電極１１４
．１１６上には、第１層間絶縁膜１１８が形成されてい
る。
．１１６上には、第１層間絶縁膜１１８が形成されてい
る。
第１層間絶縁膜１１８上には、」ンタクトホールを通し
てＮ十形領域１０６と接続された第１電極層よりなるド
レイン電極 １２０と、コンタクトホールを通してＰ十
形領域１０８．１０９およびＮ十形領域１１０と接続さ
れた第１電極層１２２，１２４が形成されている。
てＮ十形領域１０６と接続された第１電極層よりなるド
レイン電極 １２０と、コンタクトホールを通してＰ十
形領域１０８．１０９およびＮ十形領域１１０と接続さ
れた第１電極層１２２，１２４が形成されている。
ドレイン電極１２０および第１電極層１２２．ｊ２４の
上には、第２層間絶縁膜１２６が形成されている。
上には、第２層間絶縁膜１２６が形成されている。
この第２層間絶縁膜１２６上には、コンタクトホールを
通して第１電極層１２２．１２４にそれぞれ接続された
第２＠極層よりなるソース電極１２８． １３０が形成
されている。
通して第１電極層１２２．１２４にそれぞれ接続された
第２＠極層よりなるソース電極１２８． １３０が形成
されている。
なお、Ｐ形基板１００上に形成した各素子を保護するた
めに、各素子の表面に保護１１１３４が形成されている
。
めに、各素子の表面に保護１１１３４が形成されている
。
以上に示したごとく、ドレイン領域であるＮ形半導体領
域１０２とソース領域であるＮ十形領域１１０およびゲ
ート電極１１４等で構成されるＭＯＳトランジスタを複
数並列に接続することによって、ＭＯＳ ｌ〜ランジス
タＴｒｉが形成される。
域１０２とソース領域であるＮ十形領域１１０およびゲ
ート電極１１４等で構成されるＭＯＳトランジスタを複
数並列に接続することによって、ＭＯＳ ｌ〜ランジス
タＴｒｉが形成される。
同様に、ドレイン領域であるＮ形半導体領域１０２とソ
ース領域であるＮ十形領域１１１およびグー１〜電４１
１１Ｇ等で構成されるＭｏ３ Ｉ−ランジスタを複数並
列に接続することによって、Ｍｏ８Ｉ−ランジスタｒｒ
２が形成される。
ース領域であるＮ十形領域１１１およびグー１〜電４１
１１Ｇ等で構成されるＭｏ３ Ｉ−ランジスタを複数並
列に接続することによって、Ｍｏ８Ｉ−ランジスタｒｒ
２が形成される。
なお、Ｎ＋形埋め込み層 １０１は、Ｐ形基板１００と
Ｐ形つェル領域１０４，１０５とが電気的に導通しない
Ｊζうにする役割を持つ。さらに、Ｐ形つェル領１１！
１０４，１０５トＮ＋形埋め込み層１００ノ間に形成
されるダイオードが、Ｍｏ５ｔ〜ランジスタＴｒｌ 。
Ｐ形つェル領域１０４，１０５とが電気的に導通しない
Ｊζうにする役割を持つ。さらに、Ｐ形つェル領１１！
１０４，１０５トＮ＋形埋め込み層１００ノ間に形成
されるダイオードが、Ｍｏ５ｔ〜ランジスタＴｒｌ 。
Ｔｒ２を保護する役割を持つ。
したがって、Ｐ形基板１００とＰ形つェル領域１０４．
１０５の問が電気的に導通しないだけの十分な厚さのＮ
形半導体領域１０２が形成され、Ｍｏ８ Ｉ〜ランジス
タｒｒ１ 、 Ｔｒ２の保護の必要がな（プれば、Ｎ＋
形埋め込み層１０１は必要ない。
１０５の問が電気的に導通しないだけの十分な厚さのＮ
形半導体領域１０２が形成され、Ｍｏ８ Ｉ〜ランジス
タｒｒ１ 、 Ｔｒ２の保護の必要がな（プれば、Ｎ＋
形埋め込み層１０１は必要ない。
次に、第１実施例のセルの配置図を第２図に示す。第２
図（＾）は、トランジスタを形成しているセルの全体の
配置図である。そして、第２図（Ｂ）ＩＪ、単位セルの
基本形状を示した図である。
図（＾）は、トランジスタを形成しているセルの全体の
配置図である。そして、第２図（Ｂ）ＩＪ、単位セルの
基本形状を示した図である。
第２図（８１に示したように、第１実施例の単位セルの
基本形状は、正六角形であって、この六角形の中心点に
は共通ドレイン２０１（ドレインコンタクト領域）が形
成されている。
基本形状は、正六角形であって、この六角形の中心点に
は共通ドレイン２０１（ドレインコンタクト領域）が形
成されている。
そして、六角形の各頂点に、Ｍｏ８ ｌ〜ランジスタＴ
ｒ１のソース２０２どＭｏ３ Ｉヘラ２９フ９丁ｒ２の
ソース２０３が、共通ドレイン２０１を通る直線Ｘ−Ｙ
を中心として線対称となるように形成されている。
ｒ１のソース２０２どＭｏ３ Ｉヘラ２９フ９丁ｒ２の
ソース２０３が、共通ドレイン２０１を通る直線Ｘ−Ｙ
を中心として線対称となるように形成されている。
また、第２図（八）に示したように、１つのソース２０
２．２０３は隣接した３つの共通ドレイン２０１に共有
されている。このため、１つのドレイン２０１当り２個
（＝６ｘ−）のソース２０２，２０３があることになる
。
２．２０３は隣接した３つの共通ドレイン２０１に共有
されている。このため、１つのドレイン２０１当り２個
（＝６ｘ−）のソース２０２，２０３があることになる
。
なお、第２図中において、ソース２０２とソース２０３
との間を結んだ直線は、単位セルの形状を示すだめの直
線である。
との間を結んだ直線は、単位セルの形状を示すだめの直
線である。
なお、第１図に示した第１実施例の断面図は、第２図中
に示したａ＋−ｂｚ間の断面を示す図である。
に示したａ＋−ｂｚ間の断面を示す図である。
次に、第１実施例のソース電極１２８，１３０の配線図
を第３図に示す。
を第３図に示す。
第３図に示したにうに、第２電極層によって形成される
ソース電８ｉ１２８，１３０は、交りに配線されるスト
ライブ状の配線となる。
ソース電８ｉ１２８，１３０は、交りに配線されるスト
ライブ状の配線となる。
次に、この発明の第２実施例を第４図に示す。
第２実施例は、請求項（４）および請求項（６）に係る
ソースを共通とした横型ＤＭＯ８トランジスタである、
。
ソースを共通とした横型ＤＭＯ８トランジスタである、
。
この第２実施例は、第８図に示した１〜１ブリツジドラ
イバのローサイド・スイッチ（負荷とグランドの間に接
続されたＭｏ３ ｌ−ランジスタＴｒ３ 。
イバのローサイド・スイッチ（負荷とグランドの間に接
続されたＭｏ３ ｌ−ランジスタＴｒ３ 。
Ｔｒ４ ）として適用される。
まず、第２実施例の構成を第４図に基づいて説明する。
なａ３、第４図は、第２実施例の断面構造を示した図で
ある。
ある。
第４図にＪ３い（，１００はＰ形基根であり、６００は
Ｐ＋十形埋込層である。Ｐ十形埋込み層６００上部のＰ
形基板１００中には、ドレイン領域であるＮ形半導体領
域６０１，６０２が形成されている。
Ｐ＋十形埋込層である。Ｐ十形埋込み層６００上部のＰ
形基板１００中には、ドレイン領域であるＮ形半導体領
域６０１，６０２が形成されている。
−２１＝
Ｎ形半導体領域６０１．６０２は、素子分離領域である
Ｐ影領域６０３およびベースｆｉｆｆ域であるＰ形つェ
ル領１ｊ！１０１１によって、電気的に分離されている
。
Ｐ影領域６０３およびベースｆｉｆｆ域であるＰ形つェ
ル領１ｊ！１０１１によって、電気的に分離されている
。
そして、Ｎ形半導体領域６０１，６０２のそれぞれの中
に、ドレインコンタクト領域であるＮ十形領域６０４、
６０５が形成されている。
に、ドレインコンタクト領域であるＮ十形領域６０４、
６０５が形成されている。
Ｐ形つェル領［１０４中には、Ｐ形つェル領域１０４に
電位を与えるためのＰ＋形領［１０８が中心部に形成さ
れている。さらに、Ｐ形つェル領域１０４中のＰ十形領
域１０８の周囲には、ソース領域であるＮ十形領域１１
０が形成されている。
電位を与えるためのＰ＋形領［１０８が中心部に形成さ
れている。さらに、Ｐ形つェル領域１０４中のＰ十形領
域１０８の周囲には、ソース領域であるＮ十形領域１１
０が形成されている。
Ｎ形半導体領域６０１とＮ＋形領Ｖｉ１１０の間のＰ形
つェル領域１０４の表面に、グー１〜絶縁膜１１２を介
してグーｌ−電極６０６が形成されている。
つェル領域１０４の表面に、グー１〜絶縁膜１１２を介
してグーｌ−電極６０６が形成されている。
同様に、Ｎ形半導体領Ｉ４．６０２とＮ十形領域１１０
０間のＰ形つェル領域１０の表面に、ゲート絶縁膜１１
２を介してゲート電極６０７が形成されている。
０間のＰ形つェル領域１０の表面に、ゲート絶縁膜１１
２を介してゲート電極６０７が形成されている。
そして、ゲート絶縁膜１１２およびグー１−電極６０６
゜６０７＋には、第１層間絶縁膜１１８が形成されてい
る。
゜６０７＋には、第１層間絶縁膜１１８が形成されてい
る。
第１層間絶縁膜１１８上には、コンタクトホールを通し
てＮ十形領域６０４，６０５と接続された第１電極層６
０８．６０９が形成されている。さらに、コンタクトホ
ールを通してＰ十形領域１０８およびＮ十形領域１１０
と接続された第１電極層によるソース電極６１０が形成
されている。
てＮ十形領域６０４，６０５と接続された第１電極層６
０８．６０９が形成されている。さらに、コンタクトホ
ールを通してＰ十形領域１０８およびＮ十形領域１１０
と接続された第１電極層によるソース電極６１０が形成
されている。
第１電極層６０８．６０９およびソース電極６１０の上
全面に、第２層間絶縁膜１２６が形成されている。
全面に、第２層間絶縁膜１２６が形成されている。
この第２層間絶縁Ｉｌｌ １２６上には、コンタクトホ
ールを通して第１電極層６０８，６０９にそれぞれ接続
された第２電極層によるドレイン電極６１１，６１２が
形成されている。
ールを通して第１電極層６０８，６０９にそれぞれ接続
された第２電極層によるドレイン電極６１１，６１２が
形成されている。
また、Ｐ形基板１００上に形成した各素子を保護するた
めに、各素子の表面に保護膜１３４が形成されている。
めに、各素子の表面に保護膜１３４が形成されている。
以上に示したごとく、ドレイン領域であるＮ形半導体領
１１！６０１とソース領域であるＮ十形領域１１０およ
びゲート電極６０６等で構成されるＭＯＳトランジスタ
を複数並列に接続することによって、ＭＯＳトランジス
タＴｒ３が形成される。
１１！６０１とソース領域であるＮ十形領域１１０およ
びゲート電極６０６等で構成されるＭＯＳトランジスタ
を複数並列に接続することによって、ＭＯＳトランジス
タＴｒ３が形成される。
同様に、ドレイン領域であるＮ形半導体領域６０２とソ
ース領域であるＮ十形領ｉｉｉ １１０およびゲート電
極６０７等で構成されるＭＯＳ ｌ−ランジスタを複数
並列に接続することによって、ＭＯＳトランジスタＴｒ
４が形成される。
ース領域であるＮ十形領ｉｉｉ １１０およびゲート電
極６０７等で構成されるＭＯＳ ｌ−ランジスタを複数
並列に接続することによって、ＭＯＳトランジスタＴｒ
４が形成される。
次に、第２実施例のセル配置を第５図（Ａ）に示し、単
位セルの形状を第５図（Ｂ）に示す。
位セルの形状を第５図（Ｂ）に示す。
第５図（Ｂ）に示すように、第２の実施例の単位セルの
基本形状も、前記第１実施例の基本形状と同様に正六角
形である。この六角形の中心点には、ＭＯＳ ｔ−ラン
ジスタＴｒ３ 、 Ｔｒ４の共通ソース７０１が形成さ
れている。
基本形状も、前記第１実施例の基本形状と同様に正六角
形である。この六角形の中心点には、ＭＯＳ ｔ−ラン
ジスタＴｒ３ 、 Ｔｒ４の共通ソース７０１が形成さ
れている。
そして、六角形の各頂点に、互いに隣接するドレインが
異なるＮ極に接続されるように、つまりＭＯＳトランジ
スタＴｒ３のドレイン７０２〈ドレインコンタクト領域
）とＭＯＳトランジスタＴｒ４のドレイン７０３（ドレ
インコンタクト領Ｖ１．）とが、交互に配置されるよう
に形成されている。
異なるＮ極に接続されるように、つまりＭＯＳトランジ
スタＴｒ３のドレイン７０２〈ドレインコンタクト領域
）とＭＯＳトランジスタＴｒ４のドレイン７０３（ドレ
インコンタクト領Ｖ１．）とが、交互に配置されるよう
に形成されている。
なお、第４図に示した第２実施例の断面図は、第５図（
八）中に示したＣ１−６１間の断面を示す図である。
八）中に示したＣ１−６１間の断面を示す図である。
また、第６図に、第２電極層によるドレイン電極６１１
，６１２の配線図を示す。第６図に示したように、トレ
イン電極６１１，６１２が交互に配線されるストライプ
状の配線となる。
，６１２の配線図を示す。第６図に示したように、トレ
イン電極６１１，６１２が交互に配線されるストライプ
状の配線となる。
上記の説明では、ＭＯＳ ｔ−ランジスタＴｒ３ 。
Ｔｒ４の各ドレイン７０２．７０３の配置を第５図に示
したように交互に配置されるようにしたが、ＭＯＳトラ
ンジスタＴｒ３ 、 Ｔｒ４の各ドレイン７０２，７０
３を第２図に示したように配置させると、請求項（４）
および請求項（５）に係るソースを共通とした横型ＤＭ
Ｏ８ｌ−ランジスタとなる。
したように交互に配置されるようにしたが、ＭＯＳトラ
ンジスタＴｒ３ 、 Ｔｒ４の各ドレイン７０２，７０
３を第２図に示したように配置させると、請求項（４）
および請求項（５）に係るソースを共通とした横型ＤＭ
Ｏ８ｌ−ランジスタとなる。
単位セル中で、ＭＯ８ｔ−ランジスタＴｒ３のドレイン
とＭＯＳトランジスタＴｒ４のドレインが共通ソースを
中心として対称に形成されるために、ドレイン電極６１
１□６１２の配線数が第２実施例のドレイン電極６１１
，６１２の配線数の半分となるために、ドレイン電極６
１１，６１２の配線幅を広くすることができ、配線抵抗
を低減することができる。
とＭＯＳトランジスタＴｒ４のドレインが共通ソースを
中心として対称に形成されるために、ドレイン電極６１
１□６１２の配線数が第２実施例のドレイン電極６１１
，６１２の配線数の半分となるために、ドレイン電極６
１１，６１２の配線幅を広くすることができ、配線抵抗
を低減することができる。
次に、第１図、第２図、第４図および第５図に基づいて
動作を説明する。
動作を説明する。
前述したように、Ｈブリッジドライバのスイッチ素子で
あるＭＯＳ ｌ−ランジスタＴｒ１ 、 Ｔｒ２ 。
あるＭＯＳ ｌ−ランジスタＴｒ１ 、 Ｔｒ２ 。
Ｔｒ３ 、 Ｔｒ４が同時にすべて導通状態となること
はない。例えば、ＭＯＳ ｌ−ランジスタＴｒ１． Ｔ
ｒ４が導通状態の場合には、かならず他方のＭＯＳ ｌ
−ランジスタＴｒ２ 、 Ｔｒ３が非導通状態となって
いる。
はない。例えば、ＭＯＳ ｌ−ランジスタＴｒ１． Ｔ
ｒ４が導通状態の場合には、かならず他方のＭＯＳ ｌ
−ランジスタＴｒ２ 、 Ｔｒ３が非導通状態となって
いる。
ここでは、ＭＯＳトランジスタＴｒｌ 、 丁ｒ４が導
通状態の場合の動作について説明する。
通状態の場合の動作について説明する。
ＭＯＳ ｌ〜ランジスタ丁ｒ１のゲー丁型１１１４にＭ
ＯＳトランジスタのしきい値以上の電圧が印加されると
、Ｐ形つェル１０４中のゲート電極１１４の下方に反転
＠（チャネル）が形成される。
ＯＳトランジスタのしきい値以上の電圧が印加されると
、Ｐ形つェル１０４中のゲート電極１１４の下方に反転
＠（チャネル）が形成される。
同様に、ＭＯ８Ｉ−ランジスタＴｒ４のゲート電極６０
７にＭＯＳ ｌ−ランジスタのしきい値以上の電圧が印
加されると、Ｐ形つェル１０４中のゲート電極６０１の
下方に反転層（チャネル）が形成される。
７にＭＯＳ ｌ−ランジスタのしきい値以上の電圧が印
加されると、Ｐ形つェル１０４中のゲート電極６０１の
下方に反転層（チャネル）が形成される。
すると、Ｎ形半導体領域１０２とＮ十形領域１１０との
間が導通し、第２図中に記号１＋ｓ、Ｉ２ｓで示したよ
うに、ＭＯＳ ｔ−ランジスタｒｒｌに電流が流れる。
間が導通し、第２図中に記号１＋ｓ、Ｉ２ｓで示したよ
うに、ＭＯＳ ｔ−ランジスタｒｒｌに電流が流れる。
同様に、Ｎ形半導体領域６０２とＮ十形領域１１０との
間が導通し、第５図中に記号ｒ＋ｏ、Ｉ２ｏで示したＪ
：うにＭＯＳトランジスタＴｒ４にも電流が流れる。
間が導通し、第５図中に記号ｒ＋ｏ、Ｉ２ｏで示したＪ
：うにＭＯＳトランジスタＴｒ４にも電流が流れる。
つまり、例えば第２図中に記号αＤで示した共通ドレイ
ン２０１から、第２図中に記号β＋Ｓ、β２Ｓ。
ン２０１から、第２図中に記号β＋Ｓ、β２Ｓ。
β葛で示した同一のセル内に形成された３つのソース２
０２（以下、これを第１近接ソースと記す）へ電流１＋
ｓが流れる。
０２（以下、これを第１近接ソースと記す）へ電流１＋
ｓが流れる。
さらに、第２図中に記号γ１Ｓ、γ２５．γ３Ｓで示し
た隣接するセル内に形成された３つのソース２０２（以
下、これを第２近接ソースと記ず）の内、第２近接ソー
スγＩＳへ電流１２ｇが流れる。
た隣接するセル内に形成された３つのソース２０２（以
下、これを第２近接ソースと記ず）の内、第２近接ソー
スγＩＳへ電流１２ｇが流れる。
これは、第２近接ソースγ２ｓ、γ３ｓと共通ドレイン
αＤを結ぶ直線上に、それぞれ第１近接ソースβ２ｓ、
β３ｓが存在しているために、第２近接ソースγ２５．
γ３ｓへは電流１２Ｄが流れない。
αＤを結ぶ直線上に、それぞれ第１近接ソースβ２ｓ、
β３ｓが存在しているために、第２近接ソースγ２５．
γ３ｓへは電流１２Ｄが流れない。
同様に、たとえば、第５図中に記号αＳで示した共通ソ
ース７０１へ、第５図中に記号βＩＤ、β２Ｄ。
ース７０１へ、第５図中に記号βＩＤ、β２Ｄ。
β（９）で示した同一のセル内に形成された３つの第１
近接ドレインから電流１１Ｉ）が流れ込む。
近接ドレインから電流１１Ｉ）が流れ込む。
さらに、第５図中に記号γ１Ｄ、γ２Ｄ、７３０で示し
た隣接するセル内に形成された第２近接ドレインからも
電流！ ２Ｄが流れ込む。
た隣接するセル内に形成された第２近接ドレインからも
電流！ ２Ｄが流れ込む。
上記のごとく、１つの単位セル中にドレインを共通とす
る２個のＭＯＳ ｌ−ランジスタＴｒ１ 、 Ｔｒ２を
形成し、同様に１つの単位セル中にソースを共通とする
２個のＭＯＳ Ｉ−ランジスタＴｒ３ 、 ■ｒ４を形
成した。
る２個のＭＯＳ ｌ−ランジスタＴｒ１ 、 Ｔｒ２を
形成し、同様に１つの単位セル中にソースを共通とする
２個のＭＯＳ Ｉ−ランジスタＴｒ３ 、 ■ｒ４を形
成した。
このため、Ｍ ＯＳ ｌ−ランジス９１１１１丁ｒ２を
別々の領域に構成する従来のトランジスタに対して、単
位面積当りのソース領域の面積が半分となる。
別々の領域に構成する従来のトランジスタに対して、単
位面積当りのソース領域の面積が半分となる。
これに対して、単位面積当りのドレイン領域の面積には
変りがない。
変りがない。
したがって、従来の１−ランジスタと同一の面積でＭＯ
Ｓ Ｉ−ランジスタＴｒｌ 、 Ｔｒ２を形成し１ζ場
合、ドレインコンタクト抵抗を従来のトランジスタの半
分にすることができる。
Ｓ Ｉ−ランジスタＴｒｌ 、 Ｔｒ２を形成し１ζ場
合、ドレインコンタクト抵抗を従来のトランジスタの半
分にすることができる。
さらに、単位セル中のソース領域が半分になつており、
第１近接ソースへ流れる電流■１Ｓが半分になっている
が、第２近接ソースへも電流Ｉ ２Ｓが流れる。このた
め、中位面積当りの電流容量も単純に半分とはならない
。
第１近接ソースへ流れる電流■１Ｓが半分になっている
が、第２近接ソースへも電流Ｉ ２Ｓが流れる。このた
め、中位面積当りの電流容量も単純に半分とはならない
。
したがって、従来のｉ〜ランジスタと同一の面積でＭＯ
Ｓ ｌ−ランジスタＴｒ１ 、 丁ｒ２を形成した場合
、ドレインコンタクト抵抗を従来のトランジスタの半分
にすることができ、電流容量を大きくすることができる
。そして、電流が流れることによって発熱する熱の発生
密度も、従来のトランジスタの約半分にすることができ
る。
Ｓ ｌ−ランジスタＴｒ１ 、 丁ｒ２を形成した場合
、ドレインコンタクト抵抗を従来のトランジスタの半分
にすることができ、電流容量を大きくすることができる
。そして、電流が流れることによって発熱する熱の発生
密度も、従来のトランジスタの約半分にすることができ
る。
また、従来のトランジスタに対するＭＯ８Ｉ〜ランジス
タＴｒ３ 、 Ｔｒ４の効果も、ＭＯＳトランジスタＴ
ｒｌ 、 Ｔｒ２が有する効果と全く同様である。
タＴｒ３ 、 Ｔｒ４の効果も、ＭＯＳトランジスタＴ
ｒｌ 、 Ｔｒ２が有する効果と全く同様である。
さらに、熱を発生している部分が半導体基板全面に分散
するように形成されているために、熱的バランスがよく
なる。また、バルク抵抗も従来のトランジスタよりも低
減することができる。
するように形成されているために、熱的バランスがよく
なる。また、バルク抵抗も従来のトランジスタよりも低
減することができる。
第７図に、第３実施例を示す。この第３実施例は、請求
項（１）および請求項（３）に係るドレインを共通とし
た横型ＤＭＯ３トランジスタである。
項（１）および請求項（３）に係るドレインを共通とし
た横型ＤＭＯ３トランジスタである。
なお、この第３実施例の断面構造は、第１実施例と全く
同様であるが、第３実施例の単位セルにおけるソースの
配置が、第２図に示した第１実施例の単位セル中におＬ
Ｊるソース配置が異なっている。
同様であるが、第３実施例の単位セルにおけるソースの
配置が、第２図に示した第１実施例の単位セル中におＬ
Ｊるソース配置が異なっている。
第７図（Ｂ）に示すＪ：うに、第３の実施例の単位セル
の基本形状は、第２図に示した第１実施例と同様正六角
形である。
の基本形状は、第２図に示した第１実施例と同様正六角
形である。
六角形の中心点には、ＭＯＳ ｌ〜ランジスタＴｒｉお
よびＭＯＳ ｌ〜ランジスタＴｒ２の共通ドレイン２０
１が形成されている。
よびＭＯＳ ｌ〜ランジスタＴｒ２の共通ドレイン２０
１が形成されている。
そして、六角形の各頂点に、互に隣接するソースが異な
る電極に接続されようにに、つまりＭＯ８トランジスタ
丁ｒ１のソース２０２とＭ Ｏ，Ｓ ｌ−ランジスタＴ
ｒｌのソース２０３とが、交互に配置されるにうに形成
されている。
る電極に接続されようにに、つまりＭＯ８トランジスタ
丁ｒ１のソース２０２とＭ Ｏ，Ｓ ｌ−ランジスタＴ
ｒｌのソース２０３とが、交互に配置されるにうに形成
されている。
なお、第２の実施例のソース電極１２８．１３０の配線
は、第６図に示したＪ：うな配線となる。つまり、第６
図中において、ドレイン電極６１１がソース電極 １２
８に相当し、ドレイン電極６１２がソース電極１３０に
相当する。よって、ドレイン電極６１１とドレイン電極
６１２が交互に配線されるストライプ状の配線となる。
は、第６図に示したＪ：うな配線となる。つまり、第６
図中において、ドレイン電極６１１がソース電極 １２
８に相当し、ドレイン電極６１２がソース電極１３０に
相当する。よって、ドレイン電極６１１とドレイン電極
６１２が交互に配線されるストライプ状の配線となる。
第７図に示したごとくセル配置を行うと、例えばＭＯＳ
１−ランジスタＴｒｉのゲート電極１１４にしきい値
以上の電圧が印加された場合、第７図中に記号１＋ｓ、
Ｉ＋ｓで示したように電流が流れる。
１−ランジスタＴｒｉのゲート電極１１４にしきい値
以上の電圧が印加された場合、第７図中に記号１＋ｓ、
Ｉ＋ｓで示したように電流が流れる。
つまり、例えば第７図中に記号αＤで示した共通ドレイ
ン２０１から、第２図中に記号β＋Ｓ、β２Ｓ。
ン２０１から、第２図中に記号β＋Ｓ、β２Ｓ。
β３ｓで示した同一のセル内に形成された３つの第１近
接ソースへ電流Ｉｔｓが流れる。
接ソースへ電流Ｉｔｓが流れる。
さらに、第７図中に記号γＩＳ、γ２Ｓ、γ３ｓで示し
た隣接するセル内に形成された第２近接ソースへ電流が
流れる。
た隣接するセル内に形成された第２近接ソースへ電流が
流れる。
したがって、第１実施例に比べて第３実施例は、第６図
に示したような細い配線となって配線抵抗が大きくなる
が、第２近接ソースへ流れる電流１２ｓが３倍となり、
バルク抵抗が小さくなる。
に示したような細い配線となって配線抵抗が大きくなる
が、第２近接ソースへ流れる電流１２ｓが３倍となり、
バルク抵抗が小さくなる。
上記の第１および第２実施例では、ドレイン電極１２０
を第１電極層で形成し、ソース電極１２８゜１３０を第
２Ｎ極層で形成するとして説明したが、逆にドレイン電
極１２０を第２電極層で形成し、ソース電極１２８．１
３０を第１電極層で形成するとしてもよい。この場合ド
レイン電極１２０をパターニングする必要がないため、
素子領域上に電極パッドを配置することができ、チップ
面積を低減することが可能となる。
を第１電極層で形成し、ソース電極１２８゜１３０を第
２Ｎ極層で形成するとして説明したが、逆にドレイン電
極１２０を第２電極層で形成し、ソース電極１２８．１
３０を第１電極層で形成するとしてもよい。この場合ド
レイン電極１２０をパターニングする必要がないため、
素子領域上に電極パッドを配置することができ、チップ
面積を低減することが可能となる。
また、上記の第１および第２の実施例では、電極層を２
層構造としたが、電ｔｆｉ層を３層構造としてもよい。
層構造としたが、電ｔｆｉ層を３層構造としてもよい。
この場合、電極層を３層化することで製造プロセスが複
雑になる欠点がある。しかしながら、分割したソース電
極をストライブ状にする必要がなくなるために、電極の
配線抵抗の低減を図ることができる。
雑になる欠点がある。しかしながら、分割したソース電
極をストライブ状にする必要がなくなるために、電極の
配線抵抗の低減を図ることができる。
なお、上記の説明では、単位セルの基本形状を六角形と
したが、特に六角形に限定されるものではなく、例えば
三角形や四角形としてもよい。また、１つのセルに２つ
のトランジスタを形成すると説明したが、３つ以上のト
ランジスタを形成しても同様の効果を得ることができる
。
したが、特に六角形に限定されるものではなく、例えば
三角形や四角形としてもよい。また、１つのセルに２つ
のトランジスタを形成すると説明したが、３つ以上のト
ランジスタを形成しても同様の効果を得ることができる
。
（発明の効果）
以上、具体的な実施例に基づいて説明したように、請求
項（１）、請求項（４）に記載した構成によれば、共通
の電極に接続されるドレイン領域またはソース領域を複
数のトランジスタに共通としたために、共通とした領域
は常に動作しており、基板を効率よく使用でき、小型化
することができるという効果がある。
項（１）、請求項（４）に記載した構成によれば、共通
の電極に接続されるドレイン領域またはソース領域を複
数のトランジスタに共通としたために、共通とした領域
は常に動作しており、基板を効率よく使用でき、小型化
することができるという効果がある。
そして、請求項（２）、請求項（５）に記載した構成に
よれば、ドレイン領域又はソース領域を共通とした複数
のトランジスタにより単位セルを形成し、半導体基板全
体に単位セルを配置したために、動作するトランジスタ
は、基板上の一部に集中することなく広い範囲に分布し
て、基板上の発熱部が基板上に分散される。このため、
発熱部が基板上の一部に集中することがなく、熱的バラ
ンスも改善される。さらに、このトランジスタをＨブリ
ッジドライバとして用いる場合、単位セル中のトラ、ン
ジスタがすべて同時に導通状態とならないために、単位
セルにおける電流密度が低下して発熱量を下げることが
できるという効果がある。
よれば、ドレイン領域又はソース領域を共通とした複数
のトランジスタにより単位セルを形成し、半導体基板全
体に単位セルを配置したために、動作するトランジスタ
は、基板上の一部に集中することなく広い範囲に分布し
て、基板上の発熱部が基板上に分散される。このため、
発熱部が基板上の一部に集中することがなく、熱的バラ
ンスも改善される。さらに、このトランジスタをＨブリ
ッジドライバとして用いる場合、単位セル中のトラ、ン
ジスタがすべて同時に導通状態とならないために、単位
セルにおける電流密度が低下して発熱量を下げることが
できるという効果がある。
また、請求項（３）、請求項（６）に記載した構成によ
れば、共通としたドレイン領域又はソース領域の周囲に
形成した互に隣接したソース領域又はトレイン領域が電
気的に絶縁されたソース電極又はドレイン電極に接続す
るようにしたために、１つのセル内で動作するトランジ
スタが一部に集中せず、１つのセル内での発熱部が分散
され、発熱量を下げることができるという効果がある。
れば、共通としたドレイン領域又はソース領域の周囲に
形成した互に隣接したソース領域又はトレイン領域が電
気的に絶縁されたソース電極又はドレイン電極に接続す
るようにしたために、１つのセル内で動作するトランジ
スタが一部に集中せず、１つのセル内での発熱部が分散
され、発熱量を下げることができるという効果がある。
第１図〜第３図は、この発明の第１の実施例を示す図、
第４図〜第６図は、この発明の第２実施例を示す図、
第７図は、この発明の第３実施例を示す図、第８図は、
Ｈブリッジドライバの回路構成を示１図、 第９図〜第１０図は、従来図である。 （１００） ； Ｐ形基板、（１０１，１１０１，１１
０２） ： Ｎ”形押込み層、（１０４，１０５）：
Ｐ形つＪル領域、（１０２゜６０２，１１０３，１１０
４） ： Ｎ形半導体領域、（１０６，１１０，１１１
） ： Ｎ十形領域、（１０８，１０９） ： Ｐ十形
領域、（１１２） ：ゲート絶縁膜、（１１４，１１６
，６０６，６０７１；ゲート電極、（１１８，１２６）
；層間絶縁膜、（１２０゜６１１．６１２ ） ；
ドレイン電極、（１２８，１３０，６１０＞ ：ソース
電極、（１２２，１２４，６０８，６０９） ：第１電
極層、（１３４） ：保護膜、（２０１） ；共通
ドレイン、（２０２゜２０３）ソース、（６００） ：
Ｐ十形埋込み層、（８００） ；Ｎ形基板、（１１
００） ： Ｐ影領域、（１２０２〜１２０６） ：電
極パッド、（Ｔｒｌ 〜Ｔｒ４ ） ： ＭＯＳ トラ
ンジスタ。 特許出願人 日産自動車株式会社 第２図 （Ａ） （Ｂ） ○ 共通トレイン ２０１ ＠ Ｔｒ２ｎソース ２０３ ０ Ｔｒｌのソース ２０２ １Ｕ、３ 第５図 （Ａ） （Ｂ） ○ 共通ソース ７０１ ０ Ｔｒ３のドレイン ７０２ ＠ Ｔｒ４のドしイン ７０３ −丁糸売ネ由正書（自発） 平成３年り月／♂日 １、事件の表示 平成２年特許願第３３３１．７９号 ２、発明の名称 トランジスタ ３、補正をする者 事件との関係 特許出願人 住所（居所） 神奈川県横浜市神奈用区宝町２番地４
、補正の対象 明細書の「特許請求の範囲」、「発明の詳細な説明」の
欄５、補正の内容（別紙の通り） 方式■ ｄ目頭す 審査 】、 明細書の特許請求の範囲を次の通りに訂正する。 「２、特許請求の範囲 （１）半導体基板の一生面に形成された第１導電形のド
レイン領域と、 該ドレイン領域に接続された第１導電形のドレインコン
タクト領域と、 該ドレインコンタクト領域に接続されたドレイン電極と
、 前記ドレイン領域と接し、前記トレインコンタクト領域
の周囲に前記ドレインコンタクト領域から等距離となる
位置に独立して形成された複数の第２導電形のウェル領
域と、 該ウェル領域毎に夫々接続された複数の独立した第１導
電形のソース領域と、 該ソース領域と選択的に接続され且つ各／ｚ ７’ＪＳ
独立したソース電極と、前記ドレイン領域と前記ソース
領域との間の前記ウェル領域上に絶縁膜を介して形成さ
れた複数の独立したゲート電極、 とからなることを特徴とするトランジスタ。 （２）前記ドレインコンタクト領域は前記ドレイン領域
に接続されて複数形成されており、前記複数のドレイン
コンタクト領域の各々の領域の周囲に形成された第２導
電形のウェル領域の数は３．４又は６個であり、該ウェ
ル領域の内の２個の領域は前記複数のドレインコンタク
ト領域の内の隣接する２個の領域と等距離になるように
形成されたことを特徴とする請求項（１）に記載のトラ
ンジスタ。 （３）前記ドレインコンタクト領域の周囲に形成された
前記複数のウェル領域の数は４個以上の偶数個であり、
前記複数のウェル領域の内の互いに隣接する領域に夫々
接続された前記ソース領域は異なる前記ソース電極に接
続されたことを特徴とする請求項（１）に記載のトラン
ジスタ。 （４）半導体基板の一宇面に形成された第１導電形のド
レイン領域と、 該ドレイン領域に形成された第２導電形のウェル領域と
、 該ウェル領域と接続された第１導電形のソース領域と、 該ソース領域と接続されたソース電極と、前記ドレイン
領域に接続され、前記ウェル領域の周囲に前記ウェル領
域から等距離となる位置に独立して形成された複数の第
１導電形のドレインコンタクト領域と、該ドレインコン
タクト領域と選択Ｃに 統」」１旦二８シ上」ｆ独立したドレイン電極と、前記
ドレイン領域と前記ソース領域との間の前記ウェル領域
上に絶縁膜を介して形成された複数の独立したゲート電
極、 とからなることを特徴とするトランジスタ。］ ２、 明細書第１１頁第２０行「領域と、該複数のウェ
ル領域」を［領域と、該ウェル領域」に訂正する。 ３、 同 第１２頁第１〜３行［領域と、該複数の・・
・・・・複数の独立した」を［領域と、該ソース領域と
選択的に接続され且つ各々が独立 （した」に訂正
する。 ４、 同 第１３頁第１２〜１４行［領域と、該複数の
・・・・・・複数の独立した」を［領域と、 ′
該ドレインコンタクト領域と選択的に接続され且つ各々
が独立した」に訂正する。 ５、 同 第２０頁第４〜９行［領域）が形成され・・
・・・・にされている。」を以下に示すように訂正する
。 ［領域）が、各頂点にはソース２０２，２０３ （ソス
領域）がそれぞれ形成されている。 そして、ソース２０２，２０３は、共通ドレイン２０１
を通る線Ｘ −Ｙに対して線対称となるように選択され
る。つまり、上側の３個のソースが選択的にソース電極
１２８（第３図に示す）によって接続されてＭＯｓトラ
ンジスタＴｒｌのソース２０２となり、下側の３個のソ
ースが選択的にソース電極１３０（第３図に示す）によ
って接続されてＭＯＳトランジスタＴｒ２のソース２０
３となる。」 ３、 同 第２０頁第１３行［２個（＝６Ｘ−）の」を
「２個（＝６Ｘｌ／３）の」に訂正する。 ｒ、 同 第２４頁第１８行［に配置されるように形成
されている。」を［に配置されるように選択されて、そ
れぞれドレイン電極６１１゜６１２（第６図に示す）に
接続され形成されている。」に訂正する。
Ｈブリッジドライバの回路構成を示１図、 第９図〜第１０図は、従来図である。 （１００） ； Ｐ形基板、（１０１，１１０１，１１
０２） ： Ｎ”形押込み層、（１０４，１０５）：
Ｐ形つＪル領域、（１０２゜６０２，１１０３，１１０
４） ： Ｎ形半導体領域、（１０６，１１０，１１１
） ： Ｎ十形領域、（１０８，１０９） ： Ｐ十形
領域、（１１２） ：ゲート絶縁膜、（１１４，１１６
，６０６，６０７１；ゲート電極、（１１８，１２６）
；層間絶縁膜、（１２０゜６１１．６１２ ） ；
ドレイン電極、（１２８，１３０，６１０＞ ：ソース
電極、（１２２，１２４，６０８，６０９） ：第１電
極層、（１３４） ：保護膜、（２０１） ；共通
ドレイン、（２０２゜２０３）ソース、（６００） ：
Ｐ十形埋込み層、（８００） ；Ｎ形基板、（１１
００） ： Ｐ影領域、（１２０２〜１２０６） ：電
極パッド、（Ｔｒｌ 〜Ｔｒ４ ） ： ＭＯＳ トラ
ンジスタ。 特許出願人 日産自動車株式会社 第２図 （Ａ） （Ｂ） ○ 共通トレイン ２０１ ＠ Ｔｒ２ｎソース ２０３ ０ Ｔｒｌのソース ２０２ １Ｕ、３ 第５図 （Ａ） （Ｂ） ○ 共通ソース ７０１ ０ Ｔｒ３のドレイン ７０２ ＠ Ｔｒ４のドしイン ７０３ −丁糸売ネ由正書（自発） 平成３年り月／♂日 １、事件の表示 平成２年特許願第３３３１．７９号 ２、発明の名称 トランジスタ ３、補正をする者 事件との関係 特許出願人 住所（居所） 神奈川県横浜市神奈用区宝町２番地４
、補正の対象 明細書の「特許請求の範囲」、「発明の詳細な説明」の
欄５、補正の内容（別紙の通り） 方式■ ｄ目頭す 審査 】、 明細書の特許請求の範囲を次の通りに訂正する。 「２、特許請求の範囲 （１）半導体基板の一生面に形成された第１導電形のド
レイン領域と、 該ドレイン領域に接続された第１導電形のドレインコン
タクト領域と、 該ドレインコンタクト領域に接続されたドレイン電極と
、 前記ドレイン領域と接し、前記トレインコンタクト領域
の周囲に前記ドレインコンタクト領域から等距離となる
位置に独立して形成された複数の第２導電形のウェル領
域と、 該ウェル領域毎に夫々接続された複数の独立した第１導
電形のソース領域と、 該ソース領域と選択的に接続され且つ各／ｚ ７’ＪＳ
独立したソース電極と、前記ドレイン領域と前記ソース
領域との間の前記ウェル領域上に絶縁膜を介して形成さ
れた複数の独立したゲート電極、 とからなることを特徴とするトランジスタ。 （２）前記ドレインコンタクト領域は前記ドレイン領域
に接続されて複数形成されており、前記複数のドレイン
コンタクト領域の各々の領域の周囲に形成された第２導
電形のウェル領域の数は３．４又は６個であり、該ウェ
ル領域の内の２個の領域は前記複数のドレインコンタク
ト領域の内の隣接する２個の領域と等距離になるように
形成されたことを特徴とする請求項（１）に記載のトラ
ンジスタ。 （３）前記ドレインコンタクト領域の周囲に形成された
前記複数のウェル領域の数は４個以上の偶数個であり、
前記複数のウェル領域の内の互いに隣接する領域に夫々
接続された前記ソース領域は異なる前記ソース電極に接
続されたことを特徴とする請求項（１）に記載のトラン
ジスタ。 （４）半導体基板の一宇面に形成された第１導電形のド
レイン領域と、 該ドレイン領域に形成された第２導電形のウェル領域と
、 該ウェル領域と接続された第１導電形のソース領域と、 該ソース領域と接続されたソース電極と、前記ドレイン
領域に接続され、前記ウェル領域の周囲に前記ウェル領
域から等距離となる位置に独立して形成された複数の第
１導電形のドレインコンタクト領域と、該ドレインコン
タクト領域と選択Ｃに 統」」１旦二８シ上」ｆ独立したドレイン電極と、前記
ドレイン領域と前記ソース領域との間の前記ウェル領域
上に絶縁膜を介して形成された複数の独立したゲート電
極、 とからなることを特徴とするトランジスタ。］ ２、 明細書第１１頁第２０行「領域と、該複数のウェ
ル領域」を［領域と、該ウェル領域」に訂正する。 ３、 同 第１２頁第１〜３行［領域と、該複数の・・
・・・・複数の独立した」を［領域と、該ソース領域と
選択的に接続され且つ各々が独立 （した」に訂正
する。 ４、 同 第１３頁第１２〜１４行［領域と、該複数の
・・・・・・複数の独立した」を［領域と、 ′
該ドレインコンタクト領域と選択的に接続され且つ各々
が独立した」に訂正する。 ５、 同 第２０頁第４〜９行［領域）が形成され・・
・・・・にされている。」を以下に示すように訂正する
。 ［領域）が、各頂点にはソース２０２，２０３ （ソス
領域）がそれぞれ形成されている。 そして、ソース２０２，２０３は、共通ドレイン２０１
を通る線Ｘ −Ｙに対して線対称となるように選択され
る。つまり、上側の３個のソースが選択的にソース電極
１２８（第３図に示す）によって接続されてＭＯｓトラ
ンジスタＴｒｌのソース２０２となり、下側の３個のソ
ースが選択的にソース電極１３０（第３図に示す）によ
って接続されてＭＯＳトランジスタＴｒ２のソース２０
３となる。」 ３、 同 第２０頁第１３行［２個（＝６Ｘ−）の」を
「２個（＝６Ｘｌ／３）の」に訂正する。 ｒ、 同 第２４頁第１８行［に配置されるように形成
されている。」を［に配置されるように選択されて、そ
れぞれドレイン電極６１１゜６１２（第６図に示す）に
接続され形成されている。」に訂正する。
Claims (1)
- 【特許請求の範囲】 （１）半導体基板の一主面に形成された第１導電形のド
レイン領域と、 該ドレイン領域に接続された第１導電形のドレインコン
タクト領域と、 該ドレインコンタクト領域に接続されたドレイン電極と
、 前記ドレイン領域と接し、前記ドレインコンタクト領域
の周囲に前記ドレインコンタクト領域から等距離となる
位置に独立して形成された複数の第２導電形のウェル領
域と、 該複数のウェル領域毎に夫々接続された複数の独立した
第１導電形のソース領域と、 該複数のソース領域の１個以上の領域と接続された複数
の独立したソース電極と、 前記ドレイン領域と前記ソース領域との間の前記ウェル
領域上に絶縁膜を介して形成された複数の独立したゲー
ト電極、 とからなることを特徴とするトランジスタ。（２）前記
ドレインコンタクト領域は前記ドレイン領域に接続され
て複数形成されており、前記複数のドレインコンタクト
領域の各々の領域の周囲に形成された第２導電形のウェ
ル領域の数は３、４又は６個であり、該ウェル領域の内
の２個の領域は前記複数のドレインコンタクト領域の内
の隣接する２個の領域と等距離になるように形成された
ことを特徴とする請求項（１）に記載のトランジスタ。 （３）前記ドレインコンタクト領域の周囲に形成された
前記複数のウェル領域の数は４個以上の偶数個であり、
前記複数のウェル領域の内の互いに隣接する領域に夫々
接続された前記ソース領域は異なる前記ソース電極に接
続されたことを特徴する請求項（１）に記載のトランジ
スタ。（４）半導体基板の一主面に形成された第１導電
形のドレイン領域と、 該ドレイン領域に形成された第２導電形のウェル領域と
、 該ウェル領域と接続された第１導電形のソース領域と、 該ソース領域と接続されたソース電極と、 ドレイン領域に接続され、前記ウェル領域の周囲に前記
ウェル領域から等距離となる位置に独立して形成された
複数の第１導電形のドレインコンタクト領域と、 該複数のドレインコンタクト領域の１個以上の領域と接
続された複数の独立したドレイン電極と、 前記ドレイン領域と前記ソース領域との間の前記ウェル
領域上に絶縁膜を介して形成された複数の独立したゲー
ト電極、 とからなることを特徴とするトランジスタ。（５）前記
ウェル領域は前記ドレイン領域に接続されて複数形成さ
れており、前記複数のウェル領域の各々の領域の周囲に
形成されたドレインコンタクト領域の数は３、４又は６
個であり、該ドレインコンタクト領域の内の２個の領域
は前等距離記複数のウェル領域の内の隣接する２個の領
域とになるように形成されたことを特徴とする請求項（
４）に記載のトランジスタ。 （６）前記ウェル領域の周囲に形成された前記複数のド
レインコンタクト領域の数は４個以上の偶数個であり、
前記複数のドレインコンタクト領域の内の互いに隣接す
る領域は異なる前記ドレイン電極の接続されたことを特
徴とする請求項（４）に記載のトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333179A JP3057757B2 (ja) | 1990-11-29 | 1990-11-29 | トランジスタ |
| US08/181,890 US5406104A (en) | 1990-11-29 | 1994-01-14 | MOSFET circuit with separate and common electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333179A JP3057757B2 (ja) | 1990-11-29 | 1990-11-29 | トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04199748A true JPH04199748A (ja) | 1992-07-20 |
| JP3057757B2 JP3057757B2 (ja) | 2000-07-04 |
Family
ID=18263188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2333179A Expired - Fee Related JP3057757B2 (ja) | 1990-11-29 | 1990-11-29 | トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5406104A (ja) |
| JP (1) | JP3057757B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851883B2 (en) | 2004-05-14 | 2010-12-14 | Panasonic Corporation | Semiconductor device and method of manufacture thereof |
| JP2015204308A (ja) * | 2014-04-10 | 2015-11-16 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法及び半導体装置 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3158749B2 (ja) * | 1992-12-16 | 2001-04-23 | ヤマハ株式会社 | 半導体装置 |
| US5656850A (en) * | 1995-03-01 | 1997-08-12 | Lsi Logic Corporation | Microelectronic integrated circuit including hexagonal semiconductor "and"g |
| US5539246A (en) * | 1995-03-01 | 1996-07-23 | Lsi Logic Corporation | Microelectronic integrated circuit including hexagonal semiconductor "gate " device |
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