JP2000357796A - 抵抗型分圧器による高電圧半導体デバイスのエッジ成端 - Google Patents

抵抗型分圧器による高電圧半導体デバイスのエッジ成端

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JP2000357796A JP2000150927A JP2000150927A JP2000357796A JP 2000357796 A JP2000357796 A JP 2000357796A JP 2000150927 A JP2000150927 A JP 2000150927A JP 2000150927 A JP2000150927 A JP 2000150927A JP 2000357796 A JP2000357796 A JP 2000357796A
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シラチ アントニオ
Antonio Grimaldi
グルマルディ アントニオ
Giuseppe Ferla
フェルラ ジュセッペ
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Abstract

(57)【要約】 【課題】 現在技術水準に鑑みて、そのデバイスが従わ
される高い動作電圧に抵抗することを可能にするエッジ
成端を有する半導体デバイスの製造のための技術を提供
することが、本発明の目的である。 【解決手段】 本発明によると、そのような目的は、エ
ッジ成端が直列の複数のＭＯＳトランジスタを含んでい
る分圧器を具え、且つ前記エッジ成端がパワー構成要素
の駆動不可能端子間に接続されていることを特徴とす
る、少なくとも１個の前記パワー構成要素と少なくとも
１個の前記エッジ成端とを具えている高電圧用半導体デ
バイスにより達成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高電圧用半導体デ
バイスの改善に関するもので、特にＭＯＳ技術における
パワーデバイスの改善に関するものである。もっと詳細
には、本発明は抵抗型分圧器による前記のデバイスのエ
ッジ成端の改善に関係している。
【０００２】
【従来の技術】高電圧におけるＭＯＳ技術でのパワーデ
バイスの不調和性の主問題は、本質的にそのＭＯＳデバ
イスの破壊電圧にある。そのＭＯＳデバイスの破壊の現
象は、本質的に少ない抵抗領域にあり、その抵抗領域は
本体ポケットと下に有るドレイン層との間の接合のエッ
ジにある。実際には電界の等電位線が前述の区域におい
て密にされ、理論的破壊電圧より低い電圧で、そのデバ
イスの破壊を生じる。
【０００３】ＭＯＳ技術でのパワーデバイスのそのよう
な動作を改善するための典型的な技術は、本体ポケット
と下に有るドレイン層との間の接合において、電気力線
の稠密化を回避するために、そのデバイスの周辺と一致
する（金属が薄い酸化物上に最初に堆積され、それから
より厚い酸化物上に堆積される）ステップ状の構造で
の、金属層の堆積にある。
【０００４】もっと最近の従来技術は、ＭＯＳ技術での
パワーデバイスの特別な製造を提供し、そこではその上
薄い酸化物層上の二重ステップ金属化と、酸化物及びポ
リシリコン、ガードリングにより形成された二重層が加
えられる。そのようなリングはＰ+ ポケットにより構成
され、そこでは濃い電界の前に酸化物層が置かれ且つそ
れからシロックス層が置かれ、そこでこのシロックスは
絶縁性材料、普通は燐によりドープされた二酸化シリコ
ンである。酸化シリコン、ポリシリコン、シロックス及
びアルミニウムのこの多重層の目的は、そのデバイスの
本体の電気力線を広くするブリッジ構造を作ることであ
る。そのポリシリコンは前記のアルミニウム層と接続さ
れるか又は容量的に結合されている。そのシロックス層
はそのデバイスの表面を通る横の高電界の影響のもと
で、その層の分極化を防止するために働く。Ｐ+ ポケッ
トの使用が電気力線を平坦化するために働き、実際には
このＰ+ ポケットはＮ- エピタキシャル層と反対の導電
性を有し、そこでそれはそのデバイスの表面と平行にそ
の電気力線の延長を許容するために形成される。
【０００５】ガードリングを有するフィールド板の使用
が、そのデバイスが従わされる高い動作電圧に対すめ制
限を提供する。
【０００６】
【発明が解決しようとする課題】上述した現在技術水準
に鑑みて、そのデバイスが従わされる高い動作電圧に抵
抗することを可能にするエッジ成端を有する半導体デバ
イスの製造のための技術を提供することが、本発明の目
的である。
【０００７】
【課題を解決するための手段】本発明によると、そのよ
うな目的は、エッジ成端が直列の複数のＭＯＳトランジ
スタを含んでいる分圧器を具え、且つ前記エッジ成端が
パワー構成要素の駆動不可能端子間に接続されているこ
とを特徴とする、少なくとも１個の前記パワー構成要素
と少なくとも１個の前記エッジ成端とを具えている高電
圧用半導体デバイスにより達成される。
【０００８】本発明のおかげで、より高い破壊電圧を、
分圧器の存在のおかげで、得ることを可能にする高電圧
用半導体デバイスを形成することが可能である。
【０００９】本発明の特徴と利点とが、添付の図面に制
限しない例として図解された、特定の実施例の以下の詳
細な記載により明らかにされるであろう。
【００１０】
【発明の実施の形態】添付の図面を、且つ特に図１を参
照すると、デバイス１の回路略図が示されている。この
デバイス１は、本発明の一実施例に従って、エッジ成端
１００へ接続されたＭＯＳＦＥＴパワートランジスタ２
１により構成されている。このＭＯＳＦＥＴパワートラ
ンジスタ２１は、各々がダイオード接続された直列のＰ
ＭＯＳ寄生トランジスタ３１、３２、３３、３４へ接続
されている。実際にはこのパワートランジスタ２１のソ
ース端子Ｓは、第１寄生トランジスタ３１のドレイン端
子Ｄ１へ接続され、その寄生トランジスタ３１は第２Ｐ
ＭＯＳ寄生トランジスタ３２のドレイン端子Ｄ２へ接続
されたソース端子Ｓ１を有し、且つそれがダイオード４
１のアノードへ及び抵抗４２の一方の末端へ接続された
ソース端子Ｓ４を有する第４ＰＭＯＳ寄生トランジスタ
３４へ到達するように継続する。そのダイオード４１の
カソードと前記抵抗４２の他方の端末とが、ＭＯＳＦＥ
Ｔパワートランジスタ２１のドレイン端子Ｄへ接続され
る。それらのＰＭＯＳ寄生トランジスタがこのパワーデ
バイス１のエッジ成端を形成している。これらのＰＭＯ
Ｓ寄生トランジスタは、第４ＰＭＯＳ寄生トランジスタ
３４のソース端子Ｓ４から、ＭＯＳＦＥＴパワートラン
ジスタ２１のソース端子Ｓまでの電流を許容するため
に、それらのそれぞれのソースがそのＰＭＯＳのしきい
電圧を克服した場合にスイッチオンされる。ＭＯＳＦＥ
Ｔパワートランジスタ２１のドレイン‐ソース電位の分
割を可能にするそのような電流が、このデバイス１の表
面において平行にそれらの電気力線の分布することをも
可能にする。
【００１１】図２において、本発明によるデバイス１の
エッジ成端の第１部分のレイアウトが示されている。図
２及び、線 III〜III に沿ったエッジ成端１００の断面
図を示している図３を参照して、ＭＯＳＦＥＴパワート
ランジスタ２１のドレインとして働き且つそこでＭＯＳ
ＦＥＴパワートランジスタ２１の基本のユニットが形成
されるＮ型半導体層１０内に、自由表面にシリコン酸化
物層８が存在する同じ層１０の部分１１により交互に現
れるＰ型シリコン縞２、４、５が形成される。その層１
０の周辺区域において、ＭＯＳＦＥＴパワートランジス
タ２１の本体領域と一緒に合併されるＰ型シリコン縞２
が存在する。そのような縞２が高濃度のＮ型ドーパント
を有するシリコン領域３を含み、それがトランジスタ２
１のソース領域を表現する。その縞２の自由表面におい
て、周辺部に金属層６が置かれ、それがこのパワートラ
ンジスタ２１の本体とソースとの双方と接触することを
可能にする。シリコン縞２上の重ねられた層の表面にお
ける連続において、金属層６が第１の誘電体層７０によ
り追従され、その第１誘電体層７０が金属層６１及び第
２誘電体層７により追従される。第１誘電体層７０の自
由表面の中間に、ゲート金属リングを表現する金属層６
０が置かれる。前記の縞２を追従する酸化物層８の自由
表面に、二つの狭いポリシリコン層９が置かれ、それら
が第２誘電体層７と交互に並び且つ第２誘電体層７の下
にあり、その第２誘電体層７は前記酸化物層８の厚さと
等しい厚さを有し、且つ前記Ｐ型シリコン縞４上、第２
のシリコン酸化物層８上及び部分的に前記Ｐ型シリコン
縞５上に延在している。第２誘電体層７の自由表面に、
第１金属層６１が置かれてそれが前記シリコン縞４の半
分と一致する区域まで延在している。シリコン部分１１
の内側で、二つのポリシリコン層５により限定される第
２誘電体層７の一致する区域において、ＰＭＯＳ寄生ト
ランジスタのチャネルが形成される。存在し得ないシリ
コン縞４がシリコン縞５と電気的に接触し、それがトラ
ンジスタ３１のソースとして働き、一方そのトランジス
タのドレインは、図５にもっと詳細に示されているよう
に、シリコン縞２により構成されている。ＰＭＯＳ寄生
トランジスタ３１のゲート接点は、寄生トランジスタ３
１のドレインであるシリコン縞２とも接触する、第１金
属層６１により構成される。シリコン縞２は寄生トラン
ジスタ３１のダイオード接続を可能にする。実際は、こ
のデバイス１の動作電圧は、二つの重ねられたシリコン
酸化物層８と誘電体層７とにより形成されるゲートの厚
さが大きい場合には、チャネルの形成を許容するほど高
い。第２金属層６１が、第２ＰＭＯＳ寄生トランジスダ
３２のドレインを表現するＰ型シリコン縞５と共に、シ
リコン縞４と接触することを可能にする。ＰＭＯＳ寄生
トランジスタ３２の形成とＰＭＯＳ寄生トランジスタ３
３、３４の形成とは、先に記載された、ＰＭＯＳ寄生ト
ランジスタ３１の形成と類似している。図２ａのレイア
ウト、図２ａの断面IV〜IVを示す図４にもつと詳細に示
されたレイアウトの端部には、Ｐ型シリコン縞４０を具
えてており、そのＰ型シリコン縞４０はＮ型半導体層１
０の内側に置かれ且つ寄生トランジスタ３４のソースを
表現している。そのＰ型シリコン縞４０は、高濃度のＮ
型ドーパントを有するシリコン縞３０を含んでいる。こ
のシリコン縞３０がパワートランジスタ２１のドレイン
接点を形成する。しかしながら、この接点は「スクライ
ブ‐ライン」の内側の欠陥により作られ、これらの欠陥
が抵抗４２を形成する。Ｐ型シリコン縞４０とＮ型半導
体層１０との間の接合により形成されるダイオード４１
もまた、ＰＭＯＳ寄生トランジスタ３４のソース端子と
パワートランジスタ２１のドレイン端子との間に存在す
る。寄生トランジスタ３４のゲートを第３シリコン酸化
物層８により形成する第３誘電体層７が、異なる厚さを
有して且つＰ型シリコン縞４０の約半分まで、Ｐ型シリ
コン縞４０の自由表面上に延在する。金属層６２がＰ型
シリコン縞４０の中央と一致して第３誘電体層７上に重
ねられ、且つその金属層６２はＰＭＯＳ寄生トランジス
タ３４のソースと接触することを可能にするために、シ
リコン縞３０と４０との自由表面部分に置かれる。
【００１２】Ｐ型シリコン縞５が、そのデバイス１がパ
ワートランジスタ２１のドレインとソース間の高い逆バ
イアス分極電圧に暴露された場合に、電気力線を平坦化
することを可能にする。それでこのデバイス１の破壊電
圧の増大を許容するために、そのパワートランジスタの
本体２における電気力線の稠密化が回避される。ＰＭＯ
Ｓ寄生トランジスタにより構成されたエッジ成端もま
た、そのデバイス表面での電圧分割を許容する。厚い酸
化物層と誘電体層との存在が電気力線を許容し、ＰＭＯ
Ｓ寄生トランジスタがスイッチオンされない場合に、そ
のパワートランジスタ２１の本体領域において厚くする
ことを回避する。Ｐ型シリコン縞に対して平行に形成さ
れたチャネルは、単一のＰＭＯＳ寄生トランジスタがよ
り高電圧に耐え得るほど長い。
【００１３】図６は、区域１１０の４辺の中央に置かれ
たエッジ成端１００を有する、その区域１１０内にＭＯ
ＳＦＥＴパワートランジスタ、及び一緒に結合されて、
チップ２００の周辺に沿って延在しているシリコンリン
グを形成するシリコン縞５を具えているデバイスのチッ
プ２００の略図を示している。
【００１４】そのようなエッジ成端１００の製造は追加
のステップを必要としない。
【図面の簡単な説明】
【図１】 本発明の一実施例によるデバイスの回路略図
である。
【図２】 本発明の前記実施例によるデバイスのエッジ
成端の、第１部分のレイアウトである。
【図２ａ】 本発明の前記実施例によるデバイスのエッ
ジ成端の、第２部分のレイアウトである。
【図３】 図２の断面 III〜III を示している。
【図４】 図２ａの断面IV〜IVを示している。
【図５】 図２の断面Ｖ〜Ｖを示している。
【図６】 本発明の一実施例によるチップの図式的上平
面図である。
【符号の説明】
１ デバイス ２ Ｐ型シリコン縞 ３ シリコン領域 ４，５ Ｐ型シリコン縞 ６ 金属層 ７ 第２誘電体層 ８ 酸化物層 ９ ポリシリコン層 １０ Ｎ型半導体層 １１ シリコン部分 ２１ ＭＯＳＦＥＴパワートランジスタ ３０ シリコン縞 ３１〜３４ ＰＭＯＳ寄生トランジスタ ４０ Ｐ型シリコン縞 ４１ ダイオード ４２ 抵抗 ６０〜６２ 金属層 ７０ 第１誘電体層 １００ エッジ成端 １１０ 区域 ２００ チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アントニオ グルマルディ イタリア国 カターニア 95030 マスカ ルチァ チ ソ エッセ ヴィト 186 ／エッレ (72)発明者 ジュセッペ フェルラ イタリア国 95126 カターニア ヴィア アチカステッロ 12

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１個のパワー構成要素（２
    １）と少なくとも１個のエッジ成端（１００）とを具え
    ている高電圧用半導体デバイスにおいて、 前記エッジ成端（１００）が直列の複数のＭＯＳトラン
    ジスタ（３１；３２；３３；３４）を含んでいる分圧器
    を具え、且つ前記エッジ成端（１００）が前記パワー構
    成要素（２１）の駆動不可能端子間に接続されているこ
    とを特徴とする高電圧用半導体デバイス。
  2. 【請求項２】 請求項１記載の高電圧用半導体デバイス
    において、前記ＭＯＳトランジスタ（３１；３２；３
    ３；３４）が第１導電型のシリコン縞（２；５）により
    形成された活性領域を有し、前記シリコン縞（２；５）
    は第２導電型のシリコン層（１０）の内側に前記シリコ
    ン層（１０）の部分（１１）と交互に置かれており、前
    記ＭＯＳトランジスタ（３１；３２；３３；３４）の各
    々は前記シリコン層（１０）の前記部分（１１）上にゲ
    ートを有し、前記ゲートはシリコン酸化物層（８）上に
    重畳された誘電体層（７）により形成された多重層上に
    重畳された１個の金属層（６１）により形成されてお
    り、且つ前記各ＭＯＳトランジスタ（３１；３２；３
    ３；３４）は前記シリコン縞（２；５）と平行であり且
    つ２個のポリシリコン縞（９）により限定され、前記２
    個のポリシリコン縞（９）は前記シリコン酸化物層
    （８）上に重畳されて且つ交互に現れ、且つ前記誘電体
    層（７）の下にあることを特徴とする高電圧用半導体デ
    バイス。
  3. 【請求項３】 請求項２記載の高電圧用半導体デバイス
    において、前記ＭＯＳトランジスタ（３１；３２；３
    ３；３４）がダイオード接続であることを特徴とする高
    電圧用半導体デバイス。
  4. 【請求項４】 請求項３記載の高電圧用半導体デバイス
    において、前記ＭＯＳトランジスタ（３１；３２；３
    ３；３４）がＰＭＯＳトランジスタであり、且つ前記シ
    リコン縞（２；５）がＰ型シリコン縞であって、前記Ｐ
    ＭＯＳトランジスタ（３１；３２；３３；３４）のソー
    ス及びドレイン領域は、前記金属層（６１）により接触
    された前記シリコン縞（２；５）の対により構成されて
    いることを特徴とする高電圧用半導体デバイス。
  5. 【請求項５】 請求項１記載の高電圧用半導体デバイス
    において、前記パワー構成要素（２１）の本体領域と最
    初の前記ＰＭＯＳトランジスタ（３１）のドレイン領域
    である前記シリコン縞（２）とが、一緒に併合されてい
    ることを特徴とする高電圧用半導体デバイス。
  6. 【請求項６】 請求項５記載の高電圧用半導体デバイス
    において、前記エッジ成端（１００）が前記パワートラ
    ンジスタ（２１）が置かれる区域（１１０）の４辺にお
    いてチップ（２００）内に置かれて、それで前記エッジ
    成端（１００）の各々が前記４辺の各々のほぼ中央に置
    かれることを特徴とする高電圧用半導体デバイス。
  7. 【請求項７】 請求項６記載の高電圧用半導体デバイス
    において、同心のＰ型シリコンリング（４）が設けられ
    て、該同心のＰ型シリコンリングが、前記チップ（２０
    ０）の周辺に置かれて、前記Ｐ型シリコン縞（５）を挿
    入されるため、前記ＰＭＯＳトランジスタ（３１；３
    ２；３３；３４）のチャネルに対して隣接するために前
    記エッジ成端（１００）と交差し、且つ前記金属層（６
    １）によりに前記ＰＭＯＳトランジスタ（３１；３２；
    ３３；３４）のソースとして働くＰ型シリコン縞（５）
    へ接続されていることを特徴とする高電圧用半導体デバ
    イス。
JP2000150927A 1999-06-03 2000-05-23 抵抗型分圧器による高電圧半導体デバイスのエッジ成端 Pending JP2000357796A (ja)

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EP99830339A EP1058318B1 (en) 1999-06-03 1999-06-03 Power semiconductor device having an edge termination structure comprising a voltage divider
EP99830339:0 1999-06-03

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