JPH04200112A - パルス・ストレッチャー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パルス・ストレッチャー回路に関し、特に
、任意のパルスを伸長するパルス・ストレッチャー回路
に関する。

〔従来の技術〕

第３図は従来のパルス・ストレッチャー回路を示す回路
図であり、図において、ＯＤはパルス入力端子、Ｏｚは
クロック入力端子、　（＋３ａ）（＋３ｂ）（１３Ｃ）
（１３ｎ）はＤフリップ・フロップ、Ｏａは各々のＤフ
リップ・フロップの論理和をとるＯＲ素子、０９は出力
端子である。

次に動作について説明する。第１のＤフリップ・フロッ
プ（Ｄ　Ｆ　Ｆ）　（＋３ａ）にクロック１周期分のパ
ルスを入力する。第１のタロツク立ち上がり時にパルス
の「Ｈ」レベルを取り込み、第１のＤＦＦ出力（Ｋ）は
、「ＬＪからｒＨ」レベルに変化する。第２のクロック
の立ち上がり時では、瞬時において、第１のＤＦＦ出力
レベル（Ｉ（）は「Ｈ」である。第２のＤＦＦはこれを
取り込み、出力（Ｌ）はｒＬＪから「ＨＪレベルに変化
する。

同様に第３のクロック立ち上がり時には第３のＤＦＦの
出力レベルは、「ＬＪからｒＨｊへ変化する。

この様にして、第ｎのＤＦＦの出力レベルは、第ｎのク
ロック立ち上かりてｒＬＪから「Ｈ」に変化して、第ｎ
＋１のクロック立ち上かりて「Ｈ」から「Ｌ」に変化す
る。ここで、第１から第ｎ迄のＤＦＦ出力の論理和をと
ると、第１のクロック立ち上かりから、クロック周期の
ｎ倍の長さを持つパルスを発生する。　　・ 第４図は、ＤＦＦを３個用いたときの波形を示している
が、第１・第２・第３・のＤＦＦ出力の論理和をとるこ
とより、クロック周期の３倍の時間幅を持つ出力パルス
が得られる。

〔発明が解決しようとする課題〕′ 従来のストレッチャー回路は、以上のように構成されて
いるので、入力のパルス幅がクロック周期と等しくなけ
れば、入力に対する伸長比を自由な倍数に設定すること
かできなかった。また、パルス入力時から最初のクロッ
ク立ち上かり時迄の間、出力パルスを出せないなとの問
題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、任意の入力パルス幅に対し、任意の倍数を持
ったパルス幅を出力できるパルス・ストレッチャー回路
を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るパルス・ストレッチャー回路は、発振器
を用いて、この発振器と入力端子を第１（１）ＡＮＤ素
子の入力部に接続し、第１（１）ＡＮＤ素子の出力部を
第１のカウンタの入力部に接続し、また発振器を分周器
の入力部にも接続し、分周器の出力部と本回路出力端子
とを第２（１）ＡＮＤ素子の入力部に接続し、この第２
（１）ＡＮＤ素子の出力部を第２のカウンタの入力部に
接続するとともに、第１のカウンタと第２のカウンタの
各々の出力部をコンパレータの入力部に接続し、入力端
子とコンパレータ出力部をＯＲ素子の入力部に接続した
ものである。

〔作用〕

この発明におけるパルス・ストレッチャー回路は、発振
器を分周器の入力部に接続する。したかって、発振器ク
ロック周期は、分周比設定により任意の倍率を持ったク
ロック周期に変化する。

これらクロック周期の変化を、カウンタ・コンパレータ
等のシステム構成により信号処理する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、（１）は入力端子、（２）はサンプリング
パルスを発生する発振器、（３）は入力サンプリングを
出力するＡＮＤ素子、（４）は入力サンプリング数をカ
ウントするカウンタ、（５）はサンプリングパルスから
分周パルスを発生させる分周器、（６）は分周パルスを
カウントするために分周パルスの出力状態を設定する２
人力ＡＮＤ素子、（７）は分周パルス数をカウントする
カウンタ、（８）は入力サンプリングの数と分周パルス
の数を比較し、両者の数が等しいとき「Ｌ」を出力、等
しくないとき「Ｈ」を出力し、出力が「Ｈ」から「Ｌ」
レベルの変化時にリセット信号を出力するコンパレータ
、（９）はパルスとコンパレータ出力の論理和をとり、
ストレッチャー出力パルスを出力するＯＲ素子、α〔は
出力端子である。

次に動作について説明する。第２図に第１図で示したＡ
点〜１点のタイミング・チャートを示す。

まず、入力端子（１）にパルス（Ａ）が入力される。

このとき発振器から出力されるサンプリングパルス（Ｂ
）を第１（１）ＡＮＤ素子（３）に通して、入力パルス
の「Ｈ」レベル時のみ出力する入力サンプリング（Ｃ）
を得る。

一方では、サンプリングパルス（Ｂ）を分周器（５）に
通して分周パルス（Ｄ）を得る。（但し、第２図におい
て、分周器（５）は分周比を２に設定している。） ここで、出力パルス（Ｊ）は、入力パルス（Ａ、）およ
びコンパレータ出力（１）の論理和をとったものである
から、入力パルス（Ａ、）が立ち上がった時点て、分周
パルス（Ｄ）は、第２（１）ＡＮＤ素子（６）を通過す
ることができる。（Ｅ）入力サンプリング（Ｃ）および
第２（１）ＡＮＤを通過した分周パルス　（Ｅ）は、各
々のカウンタ（４および７）でカウント（、ＦおよびＧ
）され、コンパレータ（８）へ入力される。

コンパレータ（８）は、分周パルスの数（Ｇ）が、人力
サンプリング数（Ｆ）と等しいときｒＬ」レベルを出力
し、等しくないときｒＨ」レベルを出力する。また、出
力かｒＨ」から「Ｌ」レベルに変化するとき、リセット
信号（Ｈ）を２つのカウンタに送り初期状態にする。

分周パルス（Ｄ）は、入力サンプリングに対し整数倍の
周期を持たせることができる。よって、入力パルス立ち
上がり時から分周パルスの数が入力サンプリングの数と
等しくなるまでの時間は、入カバル幅の整数倍の時間に
ほぼ等しい。

このようなことから入力パルス（Ａ）とコンパレータ出
力（１）の論理和をとることより、整数倍の伸長比をも
ったパルスを出力することかできる。

〔発明の効果〕

以上のように、この発明によれば、任意のパルスに対し
、任意の倍率（整数倍）をもったパルス幅を得られる効
果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるパルス・ストレッチ
ャー回路を示すシステムブロック図、第２図はこの発明
の一実施例によるストレッチャー回路のタイミングチャ
ート図、第３図は従来のパルス・ストレッチャー回路を
示すシステムブロック図、第４図は従来のパルス・スト
レッチャー回路のタイミングチャート図である。図にお
いて、（１）は入力端子、（２）は発振器、（３）はＡ
ＮＤ素子、（４）はカウンタ、（５）は分周器、（６）
は２人力ＡＮＤ素子、（７）はカウンタ、（８）はコン
パレータ、（９）はＯＲ素子、００）は出力端子である
。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　　　大　　岩　　増　　雄 第２圀 第３圃 ７０．．７人力對り子 箭４圀 平成３　年７〜３　日

Claims (1)

【特許請求の範囲】
1. 発振器と前記発振器と入力端子を入力部に接続した第１
   のＡＮＤ素子と、前記第１（１）ＡＮＤ素子の出力部を
   入力部に接続した第１のカウンタと、前記発振器を入力
   部に接続した分周器と、前記分周器の出力部と出力端子
   とを入力部に接続した第２のＡＮＤ素子と、前記第２の
   ＡＮＤ素子の出力部を入力部に接続した第２のカウンタ
   と、前記第１のカウンタと前記第２のカウンタの各々の
   出力部を入力部に接続したコンパレータと前記入力端子
   と前記コンパレータの出力部を入力部に接続したＯＲ素
   子とを備えたパルス・ストレッチャー回路。