JPH04200111A - パルス・ストレッチャー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パルス・ストレッチャー回路に関し、特に
、任意のパルスを伸長するパルス・ストレッチャー回路
に関する。

〔従来の技術〕

第３図は従来のパルス・ストレッチャー回路を示すブロ
ック構成図であり、図において、αυはパルス入力端子
、０２はクロック入力端子、（１３ａ）。

（１３ｂ）、　（１３ｃ）、　（＋３ｎ）はＤフリップ
・フロップ回路、Ｑ４）は各々のＤフリップ・フロップ
回路の出力の論理和をとるＯＲ素子、０９は出力端子で
ある。

次に動作について説明する。第１のＤフリップフロップ
（Ｄ　Ｆ　Ｆ）　（１３ａ）にクロック１周期分のパル
スを入力する。第１のクロック立ち上がり時にパルスの
「Ｈ」レベルを取り込み、第１のＤＦＦ出力（Ｋ）は、
ｒＬ」から「Ｈ」レベルに変化する。第２のクロックの
立ち上がり時では、瞬時において、第１のＤＦＦ出力レ
ベル（Ｋ）は「Ｈ」である。第２のＤＦＦはこれを取り
込み、出力（Ｌ）は「Ｌ」から「Ｈ」レベルに変化する
。

同様に第３のクロック立ち上がり時には第３のＤＦＦの
出力レベルは、「Ｌ」から「Ｈ」へ変化する。

この様にして、第ｎのＤＦＦの出力レベルは、第ｎのク
ロック立ち上がりで「Ｌ」から「Ｈ」に変化して、第ｎ
＋１のクロック立ち上かりてｒＨ」から「Ｌ」に変化す
る。ここて、第１から第ｎ迄のＤＦＦ出力の論理和をと
ると、第１のクロック立ち上がりから、クロック周期の
ｎ倍の長さを持つパルスを発生する。

第４図は、ＤＦＦを３個用いたときの波形を示している
が第１・第２・第３のＤＦＦ出力の論理和をとることよ
り、クロック周期の３倍の時間幅を持つ出力パルスが得
られる。

〔発明が解決しようとする課題〕

従来のストレッチャー回路は、以上のように構成されて
いるので、入力のパルス幅がクロック周期と等しくなけ
れば、入力に対する伸長比を自由な倍数に設定すること
がてきなかった。また、パルス入力時から最初のクロッ
ク立ち上がり時迄の間、出力パルスを出せない等の問題
点があった。

この発明は上記のような問題点を解消するためになされ
たもので、任意の入力パルス幅に対し、任意の倍率をも
ったパルス幅を出力てきるノ々ルス・ストレッチャー回
路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るパルス・ストレッチャー口論は、２つの
入力端子を第１のＡＮＤ素子の入力部に接続し、この第
１のＡＮＤ素子の出力部を第１のカウンタの入力部に接
続し、第１のカウンタの出力部を乗算器の入力部に接続
し、第１の入力端子と出力端子を第２のＡＮＤ素子の入
力部に接続し、この第２のＡＮＤ素子の出力部を第２の
カウンタの入力部に接続し、乗算器と第２のカウンタの
出力部をコンパレータの入力部に接続し、コンノくし　
　・−タ出力部をワンショット回路の入力部に続し、出
力部を第１のカウンタ及び乗算器のリセ・ント入力部に
接続したものである。

〔作用〕

この発明におけるパルス・ストレッチャー回路は、入力
サンプリングを作り、カウンタと乗算器によりパルス幅
の伸良好の数値としてコンノくレータに入力する。また
、一方のカウンタによりカウントされるサンプリングの
数値もコンパレータに入力され、初期状態から伸長化分
の数値に到達する間、伸長パルスを出力する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、（１）はパルス入力端子、（２）はサンプ
リングパルス入力端子、（３）は入力サンプリングを出
力するＡＮＤ素子、（４）は入力サンプリングの数をカ
ウントするカウンタ、（５）は入力サンプリング数に乗
算演算を施す乗算器、（６）はサンプリング・パルスを
出力開始まで出力をカットする第２のＡＮＤ素子、（７
）はＡＮＤ素子（６）によって出力されたサンプリング
パルス数をカウントする第２のカウンタ、（８）は乗算
器（５）で出力した数値とカウンタ（７）で出力した数
値を比較し、両者の数値が等しいとき「Ｌ」、等しくな
いとき「Ｈ」レベルを出力するコンパレータ、（９）は
コンパレータ出力がｒＨＪから「Ｌ」に変化するとき、
カウンタ（４）及び乗算器にリセット信号を出力するワ
ンショット回路、α０）は出力端子である。

次に動作について説明する。第２図に第１図で示したＡ
点から１点に及ぶタイミングチャートを示す。

第２の入力端子（２）には（Ｂ）の波形で示すサンプリ
ングパルスを常時入力する。このとき第１の入力端子（
１）にパルス（Ａ）が入力されると第１のＡＮＤ素子（
３）により論理積がとられ入力サンプリング（Ｃ）が得
られる。ここて、入力したパルス（Ａ）の幅、つまり入
力パルスが「Ｈ」レベルの時間は、入力サンプリングの
個数に対し下式の様な関係を持つ。

Ｔ＋＋　＃　ｎ　Ｘ　ｔ　ｓ　−−■ 入力サンプリングの個数は第１のカウンタ（４）によっ
てカウントされる。このカウントされた値（Ｄ）を乗算
器に入力する。ここで、乗算器（５）に設定した乗数は
パルス幅伸長比に対応する。第２図の例は、この乗数を
２に設定したタイミングチャートである。乗算器の出力
（Ｅ）がコンパレータ（８）に入力されると、コンパレ
ータ（８）の出力（Ｈ）は［Ｈ」レベルになる。このと
きコンパレータ出力と接続されている第２のＡＮＤ素子
（６）は、サンプリングパルスに対しゲートを開く。同
時に第２のカウンタ（７）のリセット信号も解ける。よ
って、この時点からサンプリングパルス数か第２のカウ
ンタ（７）によってカウントされ始める。乗算器の出力
（Ｅ）と第２のカウンタ（７）の出力（Ｇ）とが等しく
なったときコンパレータ出力は「Ｈｊから「Ｌ」レベル
となる。この瞬時、ワンショット回路（９）を通してリ
セット信号（１）が第１のカウンタ（４）及び乗算器（
５）に入力される。また第２のＡＮＤ素子（６）および
第２のカウンタ（７）もコンパレータ（８）出力信号に
より初期状態となる。

ここで、乗算器（５）に設定した乗数をｍとすると、コ
ンパレータ（８）は、第２のカウンタ（７）の出力かｍ
ｎになる迄ｒＨＪレベルを出力する。

第２のカウンタ（７）が動作を開始してｍｎになる迄の
時間をＴ２ｃとすれば、下の式か表される。

Ｔ２Ｃ＃ｍｎ　Ｘ　ｔ　Ｓ　”ｍＴ＋　　゛　　■よっ
て乗算器の乗数設定により伸長比を変化できるパルスを
コンパレータから出力することができる。

〔発明の効果〕

以上のように、２の発明によれば、任意のパルスに対し
、任意の倍率（整数倍）をもったパルス幅を得られる効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるパルス・ストレッチ
ャー回路を示すシステムブロック図、第２図はこの発明
の一実施例によるストレッチャー回路のタイミングチャ
ート図、第３図は従来のパルス・ストレッチャー回路を
示すシステムブロック図、第４図は従来のパルス・スト
レッチャー回路のタイミングチャート図である。図にお
いて、（１）はパルス入力端子、（２）はサンプリング
・パルス入力端子、（３）はＡＮＤ素子、（４）はカウ
ンタ、（５）は乗算器、（６）は第２のＡＮＤ素子、（
７）は第２のカウンタ、（８）はコンパレータ、（９）
はワンショット回路、００）は出力端子である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 ２つの入力端子を入力部に接続した第１の ＡＮＤ素子と、前記第１のＡＮＤ素子の出力部を入力部
   に接続した第１のカウンタと、前記第１のカウンタの出
   力部を入力部に接続した乗算器と、前記第１の入力端子
   と出力端子を入力部に接続した第２のＡＮＤ素子と、前
   記第２のＡＮＤ素子の出力部を入力部に接続した第２の
   カウンタと、前記乗算器と前記第２のカウンタの出力部
   を入力部に接続したコンパレータと、前記コンパレータ
   出力部を入力部に接続し、出力部を前記第１のカウンタ
   と前記乗算器のリセット入力部に接続したワンショット
   回路とを備えたパルス・ストレッチャー回路。