JPH0420014A - Ｐｌｌ回路におけるリセット回路 - Google Patents
Ｐｌｌ回路におけるリセット回路Info
- Publication number
- JPH0420014A JPH0420014A JP2123372A JP12337290A JPH0420014A JP H0420014 A JPH0420014 A JP H0420014A JP 2123372 A JP2123372 A JP 2123372A JP 12337290 A JP12337290 A JP 12337290A JP H0420014 A JPH0420014 A JP H0420014A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reset
- detection signal
- pll
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
- Superheterodyne Receivers (AREA)
- Noise Elimination (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は送受信機等に搭載されたＰＬＬ回路において、
このＰＬＬ回路内のＣＰＵが必要なときだけ動作するよ
うにしたＰＬＬ回路におけるリセット回路に関するもの
である。
このＰＬＬ回路内のＣＰＵが必要なときだけ動作するよ
うにしたＰＬＬ回路におけるリセット回路に関するもの
である。
「従来の技術」
送信機、受信機または送受信機をＰＬＬ回路で制御して
いる場合において、このＰＬＬ回路に内蔵されたＣＰＵ
は電源電圧に異常が発生すると。
いる場合において、このＰＬＬ回路に内蔵されたＣＰＵ
は電源電圧に異常が発生すると。
リセット回路が作動してＰＬＬ回路のロックが外れるよ
うになっている。具体的には、第２図において、入力端
子（１）に電源電圧またはこれに対応する制御信号を入
力しておき、この入力端子（１）に異常電圧時の異常電
圧検出回路が入力すると。
うになっている。具体的には、第２図において、入力端
子（１）に電源電圧またはこれに対応する制御信号を入
力しておき、この入力端子（１）に異常電圧時の異常電
圧検出回路が入力すると。
トランジスタ（２）、ツェナーダイオード（３）、抵抗
（４） （５） （６）からなる異常電圧検出回路（７
）がオンする。すると、インバータ（８）（９）を介し
てオアゲート（１０）の一方便に入力するとともに、イ
ンバータ（１１）−遅延回路（１２）、インバータ（１
３）を介して前記オアゲート（１０）の他方側に入力し
、スタンバイ出力端子（１４）の信号がなくなると同時
に、インバータ（１５）を介してリセット８カ端子（１
６）のリセット信号が出力してＣＰＵはリセットされて
ＰＬＬ回路１１ｍツクを外された通常の動作に戻る。
（４） （５） （６）からなる異常電圧検出回路（７
）がオンする。すると、インバータ（８）（９）を介し
てオアゲート（１０）の一方便に入力するとともに、イ
ンバータ（１１）−遅延回路（１２）、インバータ（１
３）を介して前記オアゲート（１０）の他方側に入力し
、スタンバイ出力端子（１４）の信号がなくなると同時
に、インバータ（１５）を介してリセット８カ端子（１
６）のリセット信号が出力してＣＰＵはリセットされて
ＰＬＬ回路１１ｍツクを外された通常の動作に戻る。
［発明が解決しようとする課題」
第２図の従来回路では、異常電圧検出信号だけでリセッ
トしていたが、ディジタル信号で制御されるようになっ
てきたことに伴い、弱い電波を送受信する送信機や受信
機では、ディジタル信号のように大きな電圧による信号
がノイズになって出力するという問題があった。
トしていたが、ディジタル信号で制御されるようになっ
てきたことに伴い、弱い電波を送受信する送信機や受信
機では、ディジタル信号のように大きな電圧による信号
がノイズになって出力するという問題があった。
本発明は必要のないときはディジタル信号によるノイズ
の要因を取り除いた回路を得ることを目的とする。
の要因を取り除いた回路を得ることを目的とする。
「課題を解決するための手段」
本発明は被制御機をＣＰＵの内蔵したＰＬＬ回路で制御
し、電源の異常電圧検出信号入力時にリセット信号を出
力して前記ＰＬＬ回路のロックを外し通常動作に戻るよ
うにしたＰＬＬ回路のリセット回路において、前記異常
電圧検出信号の入力端子をゲート回路の一方の入力端子
に結合し、このゲート回路の他方の入力端子に、前記Ｐ
ＬＬ回路のロック検出信号出力端子を結合し、前記異常
電圧検出信号の他に、このロック検出信号にても前記Ｃ
ＰＵのリセットを制御するようにしたものである。
し、電源の異常電圧検出信号入力時にリセット信号を出
力して前記ＰＬＬ回路のロックを外し通常動作に戻るよ
うにしたＰＬＬ回路のリセット回路において、前記異常
電圧検出信号の入力端子をゲート回路の一方の入力端子
に結合し、このゲート回路の他方の入力端子に、前記Ｐ
ＬＬ回路のロック検出信号出力端子を結合し、前記異常
電圧検出信号の他に、このロック検出信号にても前記Ｃ
ＰＵのリセットを制御するようにしたものである。
「作用」
ＣＰＵを内蔵したＰＬＬ回路によって送受信機などの被
制御機を制御している状態において、電源の異常電圧検
出信号および／またはＰＬＬ回路のロック検出信号がゲ
ート回路に入力すると、リセット信号が出力してＰＬＬ
回路のロックが外れる。したがってディジタル信号によ
る雑音を除去される。
制御機を制御している状態において、電源の異常電圧検
出信号および／またはＰＬＬ回路のロック検出信号がゲ
ート回路に入力すると、リセット信号が出力してＰＬＬ
回路のロックが外れる。したがってディジタル信号によ
る雑音を除去される。
「実施例」
以下、本発明の一実施例を第１図に基き説明する。
第１図において、（１７）は第２図と同一の従来回路で
あり、この従来回路（１７）のインバータ（９）とイン
バータ（１１）の間に、本発明による付加回路（１８）
が挿入されている。すなわち、この付加回路（１８）の
ナントゲートからなるゲート回路（１９）がインバータ
（９）と（１１）の間に挿入され、このゲート回路（１
９）の一方の入力側には前記従来回路（１７）の異常電
圧検出回路（７）が結合されている。また、ゲート回路
（１９）の他の２つの入力側には送信機用ＰＬＬ回路と
受信機用ＰＬＬ回路のロック検出信号入力端子（２０）
（２１）とがそれぞれインバータ（２２） （２３）
、 （２４） （２５）を介し−Ｃ結合されている。
あり、この従来回路（１７）のインバータ（９）とイン
バータ（１１）の間に、本発明による付加回路（１８）
が挿入されている。すなわち、この付加回路（１８）の
ナントゲートからなるゲート回路（１９）がインバータ
（９）と（１１）の間に挿入され、このゲート回路（１
９）の一方の入力側には前記従来回路（１７）の異常電
圧検出回路（７）が結合されている。また、ゲート回路
（１９）の他の２つの入力側には送信機用ＰＬＬ回路と
受信機用ＰＬＬ回路のロック検出信号入力端子（２０）
（２１）とがそれぞれインバータ（２２） （２３）
、 （２４） （２５）を介し−Ｃ結合されている。
このような構成において、入力端子（１）（２０） （
２１）のいずれにも信号が入力しない状態では送信機と
受信機内のＰＬＬ回路のＣＰＵが作動し、各ＰＬＬ回路
にデータを送りロックさせる。すると、スタンバイ出力
端子（１４）の信号でＣＰＵはスタンバイモードになる
。
２１）のいずれにも信号が入力しない状態では送信機と
受信機内のＰＬＬ回路のＣＰＵが作動し、各ＰＬＬ回路
にデータを送りロックさせる。すると、スタンバイ出力
端子（１４）の信号でＣＰＵはスタンバイモードになる
。
つぎに、電源電圧異常時の入力端子（１）、送信機のロ
ック検出信号入力端子（２０）、受信機のロック検出信
号の入力端子（２１）のうち、少なくとも１つに信号が
入力すると、ゲート回路（１９）から出力があられれる
。この出力はオアゲート（１，０）の一方便に入力する
とともに、インバータ（１１）、遅延回路（１２）、イ
ンバータ（１３）を介して前記オアゲート（１０）の他
方側に入力し、スタンバイ出方端子（１４）の出力がな
くなる。同時に、インバータ（１５）を介してリセット
出力端子（１６）からリセット信号が出力して各送受信
機のＣＰＵはリセットされてＰＬＬ回路はロックを外さ
れた通常の動作に戻る。このようにして、異常電圧検出
信号の他に、ＰＬＬ回路のロック検出信号によってもＣ
ＰＵのリセットが制御される。
ック検出信号入力端子（２０）、受信機のロック検出信
号の入力端子（２１）のうち、少なくとも１つに信号が
入力すると、ゲート回路（１９）から出力があられれる
。この出力はオアゲート（１，０）の一方便に入力する
とともに、インバータ（１１）、遅延回路（１２）、イ
ンバータ（１３）を介して前記オアゲート（１０）の他
方側に入力し、スタンバイ出方端子（１４）の出力がな
くなる。同時に、インバータ（１５）を介してリセット
出力端子（１６）からリセット信号が出力して各送受信
機のＣＰＵはリセットされてＰＬＬ回路はロックを外さ
れた通常の動作に戻る。このようにして、異常電圧検出
信号の他に、ＰＬＬ回路のロック検出信号によってもＣ
ＰＵのリセットが制御される。
「発明の効果」
本発明は上述のように構成したので、被制御機として電
界の弱い電波を送受信する送受信機である場合、電源電
圧の異常時は勿論、ディジタル信号のように大きな電圧
による信号等は不必要なときに入力を阻止して雑音の要
因を取去することができる。
界の弱い電波を送受信する送受信機である場合、電源電
圧の異常時は勿論、ディジタル信号のように大きな電圧
による信号等は不必要なときに入力を阻止して雑音の要
因を取去することができる。
第１図は本発明によるＰＬＬ回路におけるリセット回路
の第１実施例を示す電気回路図、第２図は従来回路の電
気回路図である。 （１）・・・入力端子、（２）・・・トランジスタ、（
３）・・・ツェナーダイオード、 （４）（５）（６）
・・・抵抗、（７）・・・異常電圧検出回路、（８）
（９） （１１）（１３） （１５） （２２） （２
３） （２４）（２５）・・・インバータ、（１０）・
・・オアゲート、 （１２）・・・遅延回路、（１４）
・・・スタンバイ出力端子、（１６）・・・リセット出
力端子、 （１７）・・・従来回路、（１８）・・・付
加回路。 （１９）・・・ゲート回路、（２０） （２１）・・・
ロック検出信号入力端子。 出願人 株式会社富士通ゼネラル 同
の第１実施例を示す電気回路図、第２図は従来回路の電
気回路図である。 （１）・・・入力端子、（２）・・・トランジスタ、（
３）・・・ツェナーダイオード、 （４）（５）（６）
・・・抵抗、（７）・・・異常電圧検出回路、（８）
（９） （１１）（１３） （１５） （２２） （２
３） （２４）（２５）・・・インバータ、（１０）・
・・オアゲート、 （１２）・・・遅延回路、（１４）
・・・スタンバイ出力端子、（１６）・・・リセット出
力端子、 （１７）・・・従来回路、（１８）・・・付
加回路。 （１９）・・・ゲート回路、（２０） （２１）・・・
ロック検出信号入力端子。 出願人 株式会社富士通ゼネラル 同
Claims (1)
- （１）被制御機をＣＰＵの内蔵したＰＬＬ回路で制御し
、電源の異常電圧検出信号入力時にリセット信号を出力
して前記ＰＬＬ回路のロックを外し通常動作に戻るよう
にしたＰＬＬ回路のリセット回路において、前記異常電
圧検出信号の入力端子をゲート回路の一方の入力端子に
結合し、このゲート回路の他方の入力端子に、前記ＰＬ
Ｌ回路のロック検出信号出力端子を結合し、前記異常電
圧検出信号の他に、このロック検出信号にても前記ＣＰ
Ｕのリセットを制御するようにしたことを特徴とするＰ
ＬＬ回路におけるリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123372A JPH0420014A (ja) | 1990-05-14 | 1990-05-14 | Ｐｌｌ回路におけるリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123372A JPH0420014A (ja) | 1990-05-14 | 1990-05-14 | Ｐｌｌ回路におけるリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0420014A true JPH0420014A (ja) | 1992-01-23 |
Family
ID=14858955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123372A Pending JPH0420014A (ja) | 1990-05-14 | 1990-05-14 | Ｐｌｌ回路におけるリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0420014A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449000B1 (en) | 1993-01-12 | 2002-09-10 | Canon Kabushiki Kaisha | Deflection scanning apparatus having balance control |
-
1990
- 1990-05-14 JP JP2123372A patent/JPH0420014A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449000B1 (en) | 1993-01-12 | 2002-09-10 | Canon Kabushiki Kaisha | Deflection scanning apparatus having balance control |
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