JPH0420121A - Ｂｉ―ＣＭＯＳ回路 - Google Patents
Ｂｉ―ＣＭＯＳ回路Info
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- JPH0420121A JPH0420121A JP2124354A JP12435490A JPH0420121A JP H0420121 A JPH0420121 A JP H0420121A JP 2124354 A JP2124354 A JP 2124354A JP 12435490 A JP12435490 A JP 12435490A JP H0420121 A JPH0420121 A JP H0420121A
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- Japan
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- transistor
- channel mos
- output
- pull
- cmos
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
Ｂｉ−０Ｍ０３回路特にＣＭＯＳ−Ｔ Ｔ Ｌ高速変換
比カバソファに関し、 立上りも立下りも同じ遅れとして出力波形にデユーティ
比変化がないようにすることを目的とし、出力端のプル
アップ用トランジスタと、プルダウン用のトランジスタ
を備えるバイポーラ出力段と、入力信号を受けて該出力
段を駆動する信号を生成するＣＭＯＳ回路部を有するＢ
ｉ−ＣＭＯＳ回路において、該ＣＭＯＳ回路部を、入力
信号を受けるＣＭＯＳインバータと、入力信号を受けて
バイポーラ出力段のプルアップ用トランジスタを駆動す
るｎチャネルＭＯＳトランジスタおよびプルダウン用ト
ランジスタを駆動するｎチャネルＭＯＳトランジスタ、
ｉ ＣＭＯＳインバータの出力を受けてブルア・ノブ用
トランジスタのベース電荷を引抜くｎチャネルＭＯＳト
ランジスタおよびプルダウン用トランジスタのベース電
荷を引抜くｎチャネルＭＯＳトランジスタを備えるＣＭ
ＯＳ回路とで構成する。
比カバソファに関し、 立上りも立下りも同じ遅れとして出力波形にデユーティ
比変化がないようにすることを目的とし、出力端のプル
アップ用トランジスタと、プルダウン用のトランジスタ
を備えるバイポーラ出力段と、入力信号を受けて該出力
段を駆動する信号を生成するＣＭＯＳ回路部を有するＢ
ｉ−ＣＭＯＳ回路において、該ＣＭＯＳ回路部を、入力
信号を受けるＣＭＯＳインバータと、入力信号を受けて
バイポーラ出力段のプルアップ用トランジスタを駆動す
るｎチャネルＭＯＳトランジスタおよびプルダウン用ト
ランジスタを駆動するｎチャネルＭＯＳトランジスタ、
ｉ ＣＭＯＳインバータの出力を受けてブルア・ノブ用
トランジスタのベース電荷を引抜くｎチャネルＭＯＳト
ランジスタおよびプルダウン用トランジスタのベース電
荷を引抜くｎチャネルＭＯＳトランジスタを備えるＣＭ
ＯＳ回路とで構成する。
本発明は、Ｂｉ−０Ｍ０３回路特にＣＭＯＳ−Ｔ Ｔ
Ｌ高速変換比カバソファに関する。
Ｌ高速変換比カバソファに関する。
近年、コンピュータシステムの高速化、低消費電力化の
要求に伴ない、ＬＳＩも高集積化、高速化、かつ低消費
電力化が要求されている。この要求を満たすために、Ｂ
ｉ −ＣＭＯＳ ＬＳＩが注目されている。
要求に伴ない、ＬＳＩも高集積化、高速化、かつ低消費
電力化が要求されている。この要求を満たすために、Ｂ
ｉ −ＣＭＯＳ ＬＳＩが注目されている。
出力がＴＴＬレベルであるＢｉ −ＣＭＯＳ ＬＳＩの
出カバソファは、第３図に示す如き構成になる。この図
で１０．２０は第１．第２のＣＭＯＳインバータ、３０
はトーテムポール型のバイポーラ出力段である。ＭＰは
ｐチャネルＭＯ５Ｉ−ランジスタ、ＭＮはｎチャネルＭ
ｏＳトランジスタ、Ｑはバイポーラトランジスタ、ＳＤ
はショットキバリアダイオード（ＳＢＤ） 、Ｒは抵抗
で、添字１，２．・・・・・・は相互の区別用である。
出カバソファは、第３図に示す如き構成になる。この図
で１０．２０は第１．第２のＣＭＯＳインバータ、３０
はトーテムポール型のバイポーラ出力段である。ＭＰは
ｐチャネルＭＯ５Ｉ−ランジスタ、ＭＮはｎチャネルＭ
ｏＳトランジスタ、Ｑはバイポーラトランジスタ、ＳＤ
はショットキバリアダイオード（ＳＢＤ） 、Ｒは抵抗
で、添字１，２．・・・・・・は相互の区別用である。
この回路では入力ＩＮがＨ（ハイ）のとき、ＭＮ、オン
、ＭＰ、オフで出力ノードａはＬ（ロー）従ってＭＰ２
オン、ＭＮ２はオフ、出力ノードｂはＢｉ従ってＱ３オ
ン、Ｑｌ ｒ Ｑ２はオフ、ＭＰ３オンで、出力ＯＵＴ
はしてある。入力ＩＮ’ｌ＜ＬのときはＭＰ、オン、Ｍ
Ｎ、はオフ、ノードａはＢ２従ってＭＰ２オン、ＭＮ２
オン、ノードｂはし、従ってＱ３オフ、Ｑ１、Ｑ２オン
、ＭＰ３オンで、出力ＯＵＴはＨである。トランジスタ
ＭＰ３は、オフ時のトランジスタＱ２のベース電荷引抜
き用である。
、ＭＰ、オフで出力ノードａはＬ（ロー）従ってＭＰ２
オン、ＭＮ２はオフ、出力ノードｂはＢｉ従ってＱ３オ
ン、Ｑｌ ｒ Ｑ２はオフ、ＭＰ３オンで、出力ＯＵＴ
はしてある。入力ＩＮ’ｌ＜ＬのときはＭＰ、オン、Ｍ
Ｎ、はオフ、ノードａはＢ２従ってＭＰ２オン、ＭＮ２
オン、ノードｂはし、従ってＱ３オフ、Ｑ１、Ｑ２オン
、ＭＰ３オンで、出力ＯＵＴはＨである。トランジスタ
ＭＰ３は、オフ時のトランジスタＱ２のベース電荷引抜
き用である。
従来のＢｉ −ＣＭＯＳ、 Ｔ Ｔ Ｌ型の出カバソフ
ァは図示のようにＣＭＯＳインバータ２段とバイポーラ
出力段で構成され、ＣＭＯＳインバータを２段直列に設
けてバイポーラ出力段のトランジスタを駆動する信号を
作っている。詳しくは、この出力段３０は、ダーリント
ン接続のｎｐｎトランジスタＱ１． Ｑ２で出力ｄｏ
ｔＪＴのプルアップを行ない、ｎｐｎ ）ランジスタＱ
３で出力端ＯＵＴのプルダウンを行なう構成になってお
り、プルア・ノブ側Ｑ１ はノードａつまりＣＭＯＳイ
ンバータ１段の出力で駆動し、プルダウン側Ｑ３はノー
ドｂ従ってＣＭＯＳインバータ２段の出力で駆動する。
ァは図示のようにＣＭＯＳインバータ２段とバイポーラ
出力段で構成され、ＣＭＯＳインバータを２段直列に設
けてバイポーラ出力段のトランジスタを駆動する信号を
作っている。詳しくは、この出力段３０は、ダーリント
ン接続のｎｐｎトランジスタＱ１． Ｑ２で出力ｄｏ
ｔＪＴのプルアップを行ない、ｎｐｎ ）ランジスタＱ
３で出力端ＯＵＴのプルダウンを行なう構成になってお
り、プルア・ノブ側Ｑ１ はノードａつまりＣＭＯＳイ
ンバータ１段の出力で駆動し、プルダウン側Ｑ３はノー
ドｂ従ってＣＭＯＳインバータ２段の出力で駆動する。
従って、出力ＯＵＴのＬ→Ｈ変化（プルアップ）は入力
ＩＮに対する遅れが少なく、しかし出力ＯＵＴのＨ−Ｌ
変化（プルダウン）の入力ＩＮに対する遅れは大きい。
ＩＮに対する遅れが少なく、しかし出力ＯＵＴのＨ−Ｌ
変化（プルダウン）の入力ＩＮに対する遅れは大きい。
また、立上りが速く、立下りが遅いというアンバランス
な状態では、出力波形のデユーティ比が変ってしまい、
回路設計時にこれを考慮した設計をする必要がある、デ
ユーティ比を合わせるために余計なゲートを付加する必
要が生じる、等の問題がある。
な状態では、出力波形のデユーティ比が変ってしまい、
回路設計時にこれを考慮した設計をする必要がある、デ
ユーティ比を合わせるために余計なゲートを付加する必
要が生じる、等の問題がある。
本発明はか＼る点を改善し、立上りも立下りも同じ遅れ
として出力波形にデユーティ比変化がないようにするこ
とを目的とするものである。
として出力波形にデユーティ比変化がないようにするこ
とを目的とするものである。
第１図に示すように本発明では、第３図で示した第２
ＣＭＯＳインバータ２０を、ｐチャネルＭＯＳトランジ
スタＭＰ５．ＭＰ２とｎチャネルＭＯＳトランジスタＭ
Ｎ３．ＭＮ２を備えるＣＭＯＳ回路４０にする。
ＣＭＯＳインバータ２０を、ｐチャネルＭＯＳトランジ
スタＭＰ５．ＭＰ２とｎチャネルＭＯＳトランジスタＭ
Ｎ３．ＭＮ２を備えるＣＭＯＳ回路４０にする。
ｐチャネルＭＯＳトランジスタＭＰ５はゲートに入力信
号ＩＮを受け、出力端すで出力段のプルアップトランジ
スタＱ１、Ｑ２を駆動する。またｎチャネルＭＯＳ）ラ
ンジスタＭＮ３もゲートに入力信号ＴＮを受け、出力端
すで出力段のプルダウントランジスタＱ３を駆動する。
号ＩＮを受け、出力端すで出力段のプルアップトランジ
スタＱ１、Ｑ２を駆動する。またｎチャネルＭＯＳ）ラ
ンジスタＭＮ３もゲートに入力信号ＴＮを受け、出力端
すで出力段のプルダウントランジスタＱ３を駆動する。
ｎチャ７１１ＭＯＳトランジスタＭＮ２とｐチャネルＭ
ＯＳトランジスタＭＰ２は共にゲートにＣＭＯＳインバ
ータ１０の出力を受け、前者はプルダウントランジスタ
Ｑ３の、後者はプルアップトランジスタＱ、のベース電
荷を引抜く制御を行なう。
ＯＳトランジスタＭＰ２は共にゲートにＣＭＯＳインバ
ータ１０の出力を受け、前者はプルダウントランジスタ
Ｑ３の、後者はプルアップトランジスタＱ、のベース電
荷を引抜く制御を行なう。
この回路では、バイポーラ出力段のブルア、ブ用トラン
ジスタＱ１、Ｑ２を駆動する（オンにする）のはｐチャ
ネルＭＯＳｌ−ランジスタＭＰ５であり、プルダウン用
トランジスタＱ３を駆動するのはｎチャネルＭｏＳトラ
ンジスタＭＮ３であり、共に入力信号ＩＮにより駆動さ
れる。即ち入力信号とプルアップ側トランジスタ、入力
信号とプルダウン側トランジスタの各間に入るのは共に
ＭＯＳトランジスタ１１固であり、プルアップ側もプル
ダウン のように出力信号のデユーティ比の変化が生じることは
ない。またＭＯＳ）ランジメタ１個の遅れが入るだけで
あるから、遅延時間も短縮される。
ジスタＱ１、Ｑ２を駆動する（オンにする）のはｐチャ
ネルＭＯＳｌ−ランジスタＭＰ５であり、プルダウン用
トランジスタＱ３を駆動するのはｎチャネルＭｏＳトラ
ンジスタＭＮ３であり、共に入力信号ＩＮにより駆動さ
れる。即ち入力信号とプルアップ側トランジスタ、入力
信号とプルダウン側トランジスタの各間に入るのは共に
ＭＯＳトランジスタ１１固であり、プルアップ側もプル
ダウン のように出力信号のデユーティ比の変化が生じることは
ない。またＭＯＳ）ランジメタ１個の遅れが入るだけで
あるから、遅延時間も短縮される。
ＣＭＯＳインバータ１０の出力はｐチャネルＭＯＳトラ
ンジスタＭＰ２とｎチャネルＭＯＳ）ランジスタＭＮ２
をオン／オフする。トランジスタＭＰ２はトランジスタ
Ｑｌがオフするときのそのベース電荷引抜き用、トラン
ジスタＭＮ２はトランジスタＱ３がオフするときのその
ベース電荷引抜き用である。
ンジスタＭＰ２とｎチャネルＭＯＳ）ランジスタＭＮ２
をオン／オフする。トランジスタＭＰ２はトランジスタ
Ｑｌがオフするときのそのベース電荷引抜き用、トラン
ジスタＭＮ２はトランジスタＱ３がオフするときのその
ベース電荷引抜き用である。
第１図と第３図を比べれば明らかなように、第１のＣＭ
ＯＳインバータ１０とバイポーラ出力段３０の構成は両
者同じであり、異なるのは第３図の第２インバータ２０
と第１図のＣＭＯＳ段４０である。
ＯＳインバータ１０とバイポーラ出力段３０の構成は両
者同じであり、異なるのは第３図の第２インバータ２０
と第１図のＣＭＯＳ段４０である。
第１図のＣＭＯＳ段４０は、電源Ｖｃｃとノー１５間に
直列に接続されたｐチャネルＭＯＳ）ランジスタＭＰ４
、ＭＰｓ 、ＭＰ２と、ノードＣとグランドＧＮＤ間
に直列に接続されたｎチャネルＭＯＳトランジスタＭＮ
３とＭＮ２で構成される。ｐチャネルＭＯＳ）ランジス
タＭＰ４のゲートはＧＮＤへ接続され、従って常時オン
で、抵抗と同じである。これはノードＣの電位を電源Ｖ
ｃｃより若干下げる（出力レベルを下げてスリーステー
トを実現する）機能を持つ。トランジスタＭＮ３とＭＰ
５の各ゲートはＭＰ，のゲートと共に入力信号ＩＮを受
け、トランジスタＭＰ２ 、ＭＮ２の各ゲートはＭＰ３
のゲートと共にＣＭＯＳインバータ１０の出力ノードａ
に接続される。トランジスタＭＮ３とＭＮ２との接続点
ｂ１およびトランジスタＭＰ５とＭＰ２との接続点ｄが
、ＣＭＯＳ回路４０の出力ノードになる。
直列に接続されたｐチャネルＭＯＳ）ランジスタＭＰ４
、ＭＰｓ 、ＭＰ２と、ノードＣとグランドＧＮＤ間
に直列に接続されたｎチャネルＭＯＳトランジスタＭＮ
３とＭＮ２で構成される。ｐチャネルＭＯＳ）ランジス
タＭＰ４のゲートはＧＮＤへ接続され、従って常時オン
で、抵抗と同じである。これはノードＣの電位を電源Ｖ
ｃｃより若干下げる（出力レベルを下げてスリーステー
トを実現する）機能を持つ。トランジスタＭＮ３とＭＰ
５の各ゲートはＭＰ，のゲートと共に入力信号ＩＮを受
け、トランジスタＭＰ２ 、ＭＮ２の各ゲートはＭＰ３
のゲートと共にＣＭＯＳインバータ１０の出力ノードａ
に接続される。トランジスタＭＮ３とＭＮ２との接続点
ｂ１およびトランジスタＭＰ５とＭＰ２との接続点ｄが
、ＣＭＯＳ回路４０の出力ノードになる。
この回路では入力ＩＮがＨならＭＰ，、ＭＰ５はオフ、
ＭＮｌ，ＭＮ３はオンで、ノードａはし、従ってＭＮ２
はオフ、ＭＰ２ 、ＭＰ３はオン、ノードｂはＨ ％
Ｑ ３はオン、ノードｄはり， Ｑ， 。
ＭＮｌ，ＭＮ３はオンで、ノードａはし、従ってＭＮ２
はオフ、ＭＰ２ 、ＭＰ３はオン、ノードｂはＨ ％
Ｑ ３はオン、ノードｄはり， Ｑ， 。
Ｑ２はオフ、従って出力ＯＵＴはしてある。逆に、入力
ＩＮＦ！ｌ＜ＬならＭＰ，オン、ＭＮ３オフ、ＭＰ５オ
ン、ＭＮ，オフ、従ってノードａはＨで、ＭＮ２はオン
、ＭＰ２，ＭＰ３はオフ、ノードｂはり。
ＩＮＦ！ｌ＜ＬならＭＰ，オン、ＭＮ３オフ、ＭＰ５オ
ン、ＭＮ，オフ、従ってノードａはＨで、ＭＮ２はオン
、ＭＰ２，ＭＰ３はオフ、ノードｂはり。
Ｑ３オフ、ノードｄはＨ，Ｑ，、ｑ２はオン、従って出
力ＯＵＴはＨである。
力ＯＵＴはＨである。
この入力ＩＮがＬで出力ＯＵＴがＨのとき、プルアップ
トランジスタＱ，，Ｑ２を駆動するのは入力信号ＩＮを
受けるトランジスタＭＰ５であり、また入力ＩＮがＨで
出力ＯＵＴがＬのとき、プルダウントランジスタＱ３を
駆動するのは入力信号ＩＮを受けるトランジスタＭＮ３
であり、出力段トランジスタの駆動に介在するのは共に
トランジスタ１段である。従って立上りと立下りの遅れ
を等しくすることができる。
トランジスタＱ，，Ｑ２を駆動するのは入力信号ＩＮを
受けるトランジスタＭＰ５であり、また入力ＩＮがＨで
出力ＯＵＴがＬのとき、プルダウントランジスタＱ３を
駆動するのは入力信号ＩＮを受けるトランジスタＭＮ３
であり、出力段トランジスタの駆動に介在するのは共に
トランジスタ１段である。従って立上りと立下りの遅れ
を等しくすることができる。
この第１図の回路では、入力信号ＩＮを受けて出力ＯＵ
Ｔの立上げをトランジスタＭＰ５が行ない、同立下げを
トランジスタＭＮ３が行ない、ＣＭ−ＯＳインバータ１
０は、出力立上げ時のプルダウン素子Ｑ３のベース電荷
引き抜き（ＭＮ２をオンにして）および出力立下げ時の
プルアップ素子ＱＩＱ２のベース電荷引抜き（ＭＰ２
、ＭＰ３をオンにして）を行なう。つまりＣＭＯＳイン
バータ１０には補足的な役割を持たせ、プルアップ／プ
ルダウン動作は各１個のトランジスタＭＰ５ 、ＭＮ３
を介して入力信号ＩＮで行なう。この回路では入力信号
ＩＮは４個のトランジスタＭＰ１．ＭＮ１゜ＭＮ３ 、
ＭＰ５を駆動することになり、負荷（ゲート容量）が重
くなるから、入力信号ＩＮの出力回路は負荷駆動能力を
大にしておくとよい。
Ｔの立上げをトランジスタＭＰ５が行ない、同立下げを
トランジスタＭＮ３が行ない、ＣＭ−ＯＳインバータ１
０は、出力立上げ時のプルダウン素子Ｑ３のベース電荷
引き抜き（ＭＮ２をオンにして）および出力立下げ時の
プルアップ素子ＱＩＱ２のベース電荷引抜き（ＭＰ２
、ＭＰ３をオンにして）を行なう。つまりＣＭＯＳイン
バータ１０には補足的な役割を持たせ、プルアップ／プ
ルダウン動作は各１個のトランジスタＭＰ５ 、ＭＮ３
を介して入力信号ＩＮで行なう。この回路では入力信号
ＩＮは４個のトランジスタＭＰ１．ＭＮ１゜ＭＮ３ 、
ＭＰ５を駆動することになり、負荷（ゲート容量）が重
くなるから、入力信号ＩＮの出力回路は負荷駆動能力を
大にしておくとよい。
第２図は入力信号ＩＮで駆動するトランジスタを１個減
少して３個にしたものである。即ち入力信号で駆動され
るｎチャネルＭＯＳトランジスタＭ Ｎ ３を、ＣＭＯ
Ｓインバータ１０の出力で駆動されるｐチャネルＭＯＳ
トランジスタＭＰ６にしたものである。
少して３個にしたものである。即ち入力信号で駆動され
るｎチャネルＭＯＳトランジスタＭ Ｎ ３を、ＣＭＯ
Ｓインバータ１０の出力で駆動されるｐチャネルＭＯＳ
トランジスタＭＰ６にしたものである。
動作は、入力信号ＩＮがＨならＭＰ１、 Ｍｐ５はオフ
、ＭＮ、はオン、ノードａはＬ１従ってＭＰ、５ 、Ｍ
Ｐ２ 、ＭＰ３はオン、ＭＮ２はオフ、ノードｂはＨ，
Ｑ３はオン、Ｑ１、Ｑ２はオフ、従って出力ＯＵＴはし
てあり、人力信号ＩＮがＬならＭＰ１、ＭＰ５はオン、
ＭＮ、はオフ、従ってノードａはＨ，ＭＰ６ 、ＭＰ２
、ＭＰ３オフ、ＭＮ２オン、Ｑ３オフ、Ｑ１、Ｑ２オ
ン、従って出力ＯＵＴはＨである。この回路は、入力信
号ＩＮにはＭＯＳトランジスタが３個つくだけであるが
、出力ＯＵＴの立上りはトランジスタＭＰ５が１つ入る
だけであるのに対し、立下りはＣＭＯＳインバータ１０
とトランジスタＭＰ６が入り、この点での遅延時間の差
はある。
、ＭＮ、はオン、ノードａはＬ１従ってＭＰ、５ 、Ｍ
Ｐ２ 、ＭＰ３はオン、ＭＮ２はオフ、ノードｂはＨ，
Ｑ３はオン、Ｑ１、Ｑ２はオフ、従って出力ＯＵＴはし
てあり、人力信号ＩＮがＬならＭＰ１、ＭＰ５はオン、
ＭＮ、はオフ、従ってノードａはＨ，ＭＰ６ 、ＭＰ２
、ＭＰ３オフ、ＭＮ２オン、Ｑ３オフ、Ｑ１、Ｑ２オ
ン、従って出力ＯＵＴはＨである。この回路は、入力信
号ＩＮにはＭＯＳトランジスタが３個つくだけであるが
、出力ＯＵＴの立上りはトランジスタＭＰ５が１つ入る
だけであるのに対し、立下りはＣＭＯＳインバータ１０
とトランジスタＭＰ６が入り、この点での遅延時間の差
はある。
バイポーラ出力段のプルアップ側トランジスタは、ダー
リントン接続のトランジスタＱ、 、 Ｑ２の２個で
なく、１個のバイポーラトランジスタでもよい。この場
合トランジスタＭＰ３は不要である。
リントン接続のトランジスタＱ、 、 Ｑ２の２個で
なく、１個のバイポーラトランジスタでもよい。この場
合トランジスタＭＰ３は不要である。
以上説明したように本発明では、入力信号ＩＮで出力Ｏ
ＵＴをＨ／Ｌ変化させるのにＭＯＳ）ランジスタを１段
しか介在させないので、出力バンファの動作のスピード
アンプが図れる。シミュレーションの結果によれば、従
来回路の４〜５ｎＳに較べて１ｎＳ程速くなる。また、
出力の立上り時で、介在するＭＯＳトランジスタは共に
１段で、同じ段数であるから、遅れは同じであり、出カ
バソファでのデユーティ比の変化が少なくて済む。
ＵＴをＨ／Ｌ変化させるのにＭＯＳ）ランジスタを１段
しか介在させないので、出力バンファの動作のスピード
アンプが図れる。シミュレーションの結果によれば、従
来回路の４〜５ｎＳに較べて１ｎＳ程速くなる。また、
出力の立上り時で、介在するＭＯＳトランジスタは共に
１段で、同じ段数であるから、遅れは同じであり、出カ
バソファでのデユーティ比の変化が少なくて済む。
第１図は本発明のＢｉ−ＣＭＯ５回路を示す回路図、第
２図は第１図の一部を変形した回路図、第３図は従来例
を示す回路図である。 第１図で１０はＣＭＯＳインバータ、４０はＣＭＯ３回
路、 ０はバイポーラ出力段、 ＩＮは入力、 Ｕ Ｔは出力である。 出 願 人 士 通 株 式 ％式％
２図は第１図の一部を変形した回路図、第３図は従来例
を示す回路図である。 第１図で１０はＣＭＯＳインバータ、４０はＣＭＯ３回
路、 ０はバイポーラ出力段、 ＩＮは入力、 Ｕ Ｔは出力である。 出 願 人 士 通 株 式 ％式％
Claims (1)
- 【特許請求の範囲】 １、出力端（ＯＵＴ）のプルアップ用トランジスタ（Ｑ
＿１、Ｑ＿２）と、プルダウン用のトランジスタ（Ｑ＿
３）を備えるバイポーラ出力段と、入力信号（ＩＮ）を
受けて該出力段を駆動する信号を生成するＣＭＯＳ回路
部を有するＢｉ−ＣＭＯＳ回路において、 該ＣＭＯＳ回路部を、 入力信号（ＩＮ）を受けるＣＭＯＳインバータ（１０）
と、 入力信号（ＩＮ）を受けてバイポーラ出力段のプルアッ
プ用トランジスタを駆動するｐチャネルＭＯＳトランジ
スタ（ＭＰ＿５）およびプルダウン用トランジスタを駆
動するｎチャネルＭＯＳトランジスタ（ＭＮ＿３）、該
ＣＭＯＳインバータの出力を受けてプルアップ用トラン
ジスタのベース電荷を引抜くｐチャネルＭＯＳトランジ
スタ（ＭＰ＿２）およびプルダウン用トランジスタのベ
ース電荷を引抜くｎチャネルＭＯＳトランジスタ（ＭＮ
＿２）とを備えるＣＭＯＳ回路（４０）で構成したこと
を特徴とするＢｉ−ＣＭＯＳ回路。 ２、プルアップ用トランジスタ（Ｑ＿１、Ｑ＿２）は、
第１のバイポーラトランジスタ（Ｑ＿１）と第２のバイ
ポーラトランジスタ（Ｑ＿２）をダーリントン接続して
なり、 第２のトランジスタ（Ｑ＿２）には、ＣＭＯＳインバー
タ（１０）の出力を受け、該トランジスタ（Ｑ＿２）の
ベース電荷を引抜くｐチャネルＭＯＳトランジスタ（Ｍ
Ｐ＿３）が設けられたことを特徴とする請求項１記載の
Ｂｉ−ＣＭＯＳ回路。 ３、バイポーラ出力段は第１の電源（Ｖｃｃ）と第２の
電源（ＧＮＤ）との間に接続され、 入力信号を受けて該バイポーラ出力段のプルアップ用ト
ランジスタを駆動するｐチャネルＭＯＳトランジスタ（
ＭＰ＿５）およびプルダウン用トランジスタを駆動する
ｎチャネルＭＯＳトランジスタ（ＭＮ＿３）は、インピ
ーダンス手段を介して前記第１の電源へ接続されること
を特徴とする請求項１または２に記載のＢｉ−ＣＭＯＳ
回路。 ４、インピーダンス手段は、ｐチャネルＭＯＳトランジ
スタ（ＭＰ＿４）により構成されることを特徴とする、
請求項３に記載のＢｉ−ＣＭＯＳ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124354A JPH0420121A (ja) | 1990-05-15 | 1990-05-15 | Ｂｉ―ＣＭＯＳ回路 |
| US07/700,426 US5177377A (en) | 1990-05-15 | 1991-05-15 | Bi-CMOS circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124354A JPH0420121A (ja) | 1990-05-15 | 1990-05-15 | Ｂｉ―ＣＭＯＳ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0420121A true JPH0420121A (ja) | 1992-01-23 |
Family
ID=14883315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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