JPH0420169U - - Google Patents
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- Publication number
- JPH0420169U JPH0420169U JP5861190U JP5861190U JPH0420169U JP H0420169 U JPH0420169 U JP H0420169U JP 5861190 U JP5861190 U JP 5861190U JP 5861190 U JP5861190 U JP 5861190U JP H0420169 U JPH0420169 U JP H0420169U
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- gate
- register circuit
- closes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microcomputers (AREA)
Description
第１図はこの考案によるレジスタ回路の一実施
例を示す回路図、第２図は第１図の動作説明に供
する各部の波形を示すタイムチヤート、第３図は
ＣＰＵ周辺の回路構成例を示すブロツク図、第４
図は従来のレジスタ回路の一例を示す回路図であ
る。 １５，１８……フリツプフロツプ、１９……Ｏ
Ｒゲート。
例を示す回路図、第２図は第１図の動作説明に供
する各部の波形を示すタイムチヤート、第３図は
ＣＰＵ周辺の回路構成例を示すブロツク図、第４
図は従来のレジスタ回路の一例を示す回路図であ
る。 １５，１８……フリツプフロツプ、１９……Ｏ
Ｒゲート。
Claims (1)
- データをラツチする第１のフリツプフロツプと
、この第１のフリツプフロツプを一度書きにする
ためクロツク入力パルスの制御をするＯＲゲート
と、このＯＲゲートの開閉を行う第２のフリツプ
フロツプとを備えてなることを特徴とするレジス
タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5861190U JPH0420169U (ja) | 1990-06-01 | 1990-06-01 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5861190U JPH0420169U (ja) | 1990-06-01 | 1990-06-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0420169U true JPH0420169U (ja) | 1992-02-20 |
Family
ID=31584381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5861190U Pending JPH0420169U (ja) | 1990-06-01 | 1990-06-01 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0420169U (ja) |
-
1990
- 1990-06-01 JP JP5861190U patent/JPH0420169U/ja active Pending
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