JPH0420216B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、バツフアメモリ制御方式、特に、バ
ツフアメモリへの登録の制御を行なうバツフアメ
モリ制御方式に関する。

一般に、情報処理装置において、中央処理装置
に、16k_B〜32k_B程度の主記憶装置に比べて小容量
ではあるが高速のバツフアメモリ（キヤツシユメ
モリともばれる）を用意することにより、実効的
に、主記憶へのアクセスタイムを高速化できるこ
とが知られている。

これは、情報処理装置において実行されるプロ
グラムには、メモリアクセスの局所性とよばれる
性質が存在することを利用したものである。すな
わち、ある比較的短期間をとつてみると、プログ
ラムの特定の限られたアドレスが集中的にアクセ
スされる傾向があり、さらに一度アクセスの行わ
れた近辺のアドレスにアクセスが集中するという
傾向が強い。従つて、比較的小容量のバツフアメ
モリを用意して、主記憶へのアクセスに際して、
アクセスの行われた語を含む複数ワードのブロツ
クをバツフアメモリ上にとり込む。このとき、既
にバツフアメモリが一杯の状態になつている場合
には、最も長い間アクセスの行われなかつたブロ
ツクをバツフアメモリ上から追い出し、ここに、
要求のあつたブロツクをとり込むような制御を行
う。これにより、以後のアクセスに際しては必要
な情報はバツフアメモリ上に存在する確率を高く
でき、メモリへのアクセスの大部分は、このバツ
フアメモリへのアクセスですませることができ、
低速な主記憶にアクセスする回数が減少し、これ
により、情報処理装置が高速な主記憶を備えたと
同等の効果を得ることができる。

このような従来のバツフアメモリ制御方式は局
所性の高いプログラムに対しては、最も長い間参
照の行われなかつたブロツクをバツフアメモリか
ら追い出す、いわゆるLRU方式が効果的である
ことが知られており、一般の情報処理装置におい
ては、LRU方式が通常用いられている。

しかしながら、このような従来のバツフアメモ
リ制御方式は、特定のプログラムにおいては、先
に述べたような局所性が極めて低いものが存在
し、このようなプログラムが実行されると、広い
アドレス空間にわたつてアクセスが行われ、か
つ、同一のアドレスに対して繰り返しアクセスが
行われることが少ない。このようなプログラムを
実行する際にバツフアメモリを使用すると、バツ
フアメモリ上にとり込まれたブロツクが再使用さ
れることは少ないにもかかわらず、バツフアメモ
リの多くの部分が、このブロツクの使用する情報
のために置き換えられることになり、バツフアメ
モリの内容が破壊されてしまい、他のプログラム
が再開した時点で、新たにバツフアメモリへの情
報のとり込みが必要となり、情報処理装置の性能
を低下させる原因となつている。

すなわち、従来のバツフアメモリ制御方式は、
特定のプログラムによつては、性能が低下すると
いう欠点があつた。

本発明の目的は、プログラムによつて性能が低
下することを防止できるバツフアメモリ制御方式
を提供することにある。

すなわち、本発明の目的は、アクセスに際して
は、局所性の低い情報に対しては、バツフアメモ
リのLRU方式によるブロツクの置換えのアルゴ
リズムを抑止し、特定のブロツクのみが置換えの
対象になるように制御し、バツフアメモリの多く
の部分の内容の保存を計つて性能の低下を防止で
きるバツフアメモリ制御方式を提供することにあ
る。

すなわち、本発明の目的は局所性の低いプログ
ラムに対して、このように、特定のブロツクのみ
を置換えの対象とした場合でも、このプログラム
でのバツフアメモリでのヒツト率は、全ブロツク
を対象としてLRU方式で置き換えた場合に比べ
てそれほど低下することないが、前述のように、
バツフアメモリの他の部分は、その内容が保存さ
れているので、局所性の低いプログラムの実行が
中断した時点で再開される他のプログラムのため
の情報が保存されている確率が高まり、全体とし
てのバツフアメモリのヒツト率を高くすることが
でき、従つて、実効的な主記憶アクセスタイムが
高速化され情報処理装置の性能が向上できるバツ
フアメモリ制御方式を提供することにある。

従つて、本発明の目的は、全体として高いヒツ
ト率を実現しうるバツフアメモリ制御方式を提供
することにあり、実効的な主記憶アクセスタイム
を高速化しうるバツフアメモリ制御方式を提供す
ることにあり、高性能な情報処理装置を実現しう
るバツフアメモリ制御方式を提供することにあ
る。

本発明のバツフアメモリ制御方式は、各プログ
ラムのセグメントに対して、そのセグメントのア
クセスの局所性が極めて低いことがわかつている
場合には、このセグメントのアクセスに際して
は、バツフアメモリの特定のブロツク位置しか使
用しないように制御する。

すなわち、本発明のバツフアメモリ制御方式
は、セグメントに対応して、バツフアメモリの一
部のみを使用するか、全部分を使用するかを指定
する手段、およびメモリへのアクセス要求におけ
る仮想アドレスへの変換に際して、前記指定され
た情報を取出す手段および、バツフアメモリへの
アクセスに際して、バツフアメモリに必要な情報
が存在しなかつた場合に、前記、取り出された情
報に従つて、一部使用の指定があつた場合には、
要求された情報を含むブロツクを取込む場所とし
て、バツフアメモリの特定の位置を指定しここに
必要なブロツクをとり込み、全部使用の指定があ
つた場合には、LRU方式で定まる、最も長い間
アクセスの行われなかつたブロツクに対して置換
えを行うような制御手段を設けることにより、局
所性の低いセグメントに対しては、バツフアメモ
リの特定のブロツクしか使用しないようにするこ
とを可能にしたものであり、これにより、バツフ
アメモリ上でのヒツト率を大幅に下げることなく
バツフアメモリ上の情報の局所性の低い情報によ
り破壊を防止することが可能となる。従つて全体
としてのバツフアメモリでのヒツト率を高くでき
ることになる。

次に、本発明の実施例について、図面を参照し
て説明する。

第１図は本発明の一実施例を示すブロツク図
で、論理アドレスを実アドレスに変換するため
に、主記憶上に、セグメントテーブルSTおよび
ページテーブルPTが設けられる。セグメントテ
ーブルは主記憶上の固定位置におかれセグメント
テーブルの各エントリには、対応するセグメント
ｉに対するページテーブルPTiの主記憶上での開
始番地PTAiと、対応するセグメントのアクセス
保護制御情報Ciの他に、このセグメントがバツフ
アメモリ全体を使用するか、一部しか使用しない
かを示す情報として、バツフアメモリ制御ビツト
Biをもつ。このバツフアメモリ制御ビツトBiが
“１”に設定されている場合には対応するセグメ
ントをバツフアメモリの特定の位置に対してしか
格納しないことを示す。各セグメントｉ対応に設
けられたページテーブルPTiは、対応するセグメ
ントｉの対応するページｊの主記憶上の位置を示
している。主記憶へのアクセス要求のあつた論理
アドレスを格納する要求アドレスレジスタ１は、
30ビツトからなり、上位から、16ビツトのセグメ
ントアドレス部１０１、４ビツトのセグメント内
ページアドレス部１０２、７ビツトのページ内ブ
ロツクアドレス部１０３、３ビツトのブロツク内
ワードアドレス部１０４から構成される。

16ビツトのセグメントアドレス部１０１、およ
び４ビツトのセグメント内ページアドレス部１０
２からなる論理ページアドレスは、アドレス変換
バツフア２のキイ部２０１に印加されている。ア
ドレス変換バツフア２はキイ部２０１およびデー
タ部２０２をもち、キイ部２０１に印加された値
と同一の内部をもつエントリのデータ部の値が出
力される連想メモリにより構成される。

アドレス変換バツフア２のデータ部２０２の各
エントリには、キイ部２０１に格納された論理ペ
ージアドレスijに対応する14ビツトの実ページア
ドレスPPAij、および、論理ページの含まれるセ
グメントのアクセス保護制御情報Ciおよび、バツ
フアメモリ制御情報Biが格納される。アドレス
変換バツフア２のデータ部２０２の実ページアド
レス部２０３の値は、要求アドレスレジスタ１
の、ページ内ブロツクアドレス部１０３、ブロツ
ク内ワードアドレス部１０５の値とともに、アク
セスを行うべき実アドレス３を構成する。同じ
く、アクセス保護制御情報部２０４の値は、アド
レス変換制御回路４に印加されている。アドレス
変換制御回路４にはプロセツサからのアクセス要
求として書込読出制御信号５も印加されており、
これらの情報をチエツクし、アクセスが正当／不
当の場合に応じて、実アドレス３によるアクセス
要求信号６、およびプロセツサへの不当アクセス
信号７を出力する。

アクセス要求信号６は、アクセス制御回路１０
に印加されている。同じくアドレス変換バツフア
２のバツフアメモリ制御情報部２０５の値は、ア
クセス制御回路１０に印加されている。また、ア
ドレス変換バツフアでの一致検出信号１５もアド
レス変換制御回路４に印加されている。

バツフアメモリ１３は、全体で4Kワードから
なり、１ブロツクが８ワードで、256セツト×２
コンパーメントの構成となつている。これに対応
して、バツフアメモリ検索テーブル８は、256エ
ントリをもつ。各エントリは、バツフアメモリ１
３の２個のコンパートメントに対応して、第１お
よび第２のブロツクアドレス部８０１，８０２お
よび、各コンパートメントのアクセス状況を保持
するためのリプレースビツト部８０３をもつ。こ
の第１および第２のブロツクアドレス部８０１，
８０２から読み出された値は、各々第１および第
２の比較回路９０１，９０２に印加される。

バツフアメモリ検索テーブル８は、実アドレス
３のページ内ブロツクアドレス（７ビツト）と、
実ページアドレスの下位１ビツト計８ビツトのセ
ツトアドレス３４によりアクセスが行われる。実
アドレスの上位13ビツトは、ブロツクアドレス３
５としてバツフアメモリ検索テーブル８の第１お
よび第２のブロツクアドレス部８０１，８０２に
印加されるとともに、第１および第２の比較回路
９０１，９０２の一方の入力にも印加されてい
る。第１および第２の比較回路９０１，９０２の
一致検出信号９０３，９０４は、アクセス制御回
路１０に印加されている。メモリデータレジスタ
１４は、プロセツサからのメモリへのアクセス要
求に際しての書込データおよび読出データを保持
するためのレジスタで、その入力、出力はバツフ
アメモリ１３、および主記憶装置１１の主記憶デ
ータレジスタ１２にも印加されている。

次に、第１図に示す実施例における動作を説明
する。

メモリに対するアクセス要求があつた時点で、
その要求アドレスである30ビツトの論理アドレス
ｉ，ｊ，ｋ，ｌは、要求アドレスレジスタ１の各
対応するフイールドに格納される。また、書込読
出制御信号５が書込指定の場合には、メモリデー
タレジスタ１４に格納される。

このあと、アドレス変換制御回路４により次の
動作が行われる。すなわち、要求アドレスレジス
タ１の論理ページアドレスｉ，ｊをキイとして、
アドレス変換バツフア２が検索される。アドレス
変換バツフアで一致が検出されたとき、すなわ
ち、印加された論理ページアドレスｉ，ｊと同じ
値をキイ部にもつエントリがあつた場合には、一
致検出信号１５が一致検出を示していれば、対応
するエントリのデータ部の値が出力される。この
とき、一致の検出されたエントリに応じて、リプ
レース制御情報が更新される。

次に、この読み出されたアクセス保護制御情報
Ciと、メモリアクセス要求の書込読出制御信号５
により、アクセスの正当性のチエツクが行われ、
正当であれば、アドレス変換制御回路４は、アク
セス制御回路１０に書込読出要求信号１６を、プ
ロセツサからの書込読出制御信号５に応じて出力
する。このとき、アドレス変換バツフアのデータ
部から読み出された実ページアドレスと要求アド
レスレジスタ１の下位アドレスにより、実アドレ
スｎ，ｋ，ｌが作成される。また、バツフア制御
情報もアドレス変換バツフアから読み出され、ア
クセス制御回路１０に印加される。

アドレス変換バツフアが、不一致を検出したと
き、すなわち、印加された論理ページアドレス
ｉ，ｊと同じ値をもつエントリがない場合には、
一致検出信号１５が不一致であることを示してい
た場合には、アドレス変換制御回路４は次の動作
を行う。

すなわち、アドレス変換制御回路４に保持して
いるセグメントテーブルの主記憶上での開始番地
および、要求アドレスレジスタ１のセグメントア
ドレス部の値ｉにより、主記憶１１上のセグメン
トテーブルのセグメントｉに対応するエントリを
読み出し、このセグメントｉに対応するページテ
ーブルPTiの主記憶１１上の開始番地PTAiおよ
びこのセグメントに対するアクセス保護制御情報
Ci、およびバツフアメモリ制御情報Biを得る。
次に、この開始番地PTAiおよび要求アドレスレ
ジスタ１のセグメント内ペーシアドレス部１０２
の値ｊにより、主記憶上のページテーブルのエン
トリを読み出し実ページアドレスPPAijを得る。

次に、アドレス変換バツフア２の連想メモリの
リプレース情報で指定されるエントリのキイ部２
０１に要求アドレスレジスタ１のセグメントアド
レス部１０１およびセグメント内ページアドレス
部１０２の値ｉ，ｊをセツトするとともに、デー
タ部の実ページアドレス部２０３には、ページテ
ーブルPTiから読み出された実ページアドレス
PPAijを、アクセス保護制御情報部２０４および
バツフアメモリ制御部２０５にはセグメントテー
ブルSTから読み出された、アクセス保護情報Ci、
バツフアメモリ制御情報Biを各々セツトした後、
アドレス変換バツフアの検索を再開する。アクセ
ス制御回路１０は、アドレス変換制御部４からの
アクセス要求をうけた時点で次の処理を行う。

すなわち、まず、バツフアメモリ検索テーブル
８を、実アドレスのセツトアドレス部をアドレス
として読み出し、読み出された第１および第２の
ブロツクアドレス部の値が第１および第２の比較
回路９０１，９０２により、実アドレスのブロツ
クアドレス部の値と比較する。

なお、以後のバツフアメモリ検索テーブルへの
アクセスは、すべてこのセツトアドレス部の値を
アドレスとして行われる。いずれかの比較回路９
０１，９０２において一致が検出された場合に
は、一致の検出された比較回路に対応して、バツ
フアメモリ検索テーブルのリプレースメントビツ
トを“０”あるいは“１”にセツトし、リプレー
スメント情報を更新するとともに、この更新され
たリプレースメントビツト、実アドレスのセツト
アドレス部およびブロツク内ワードアドレス部を
アドレスとして、バツフアメモリをアクセスし、
アクセスが完了した時点でプロセツサに対して、
メモリアクセス完了通知信号１９を出す。但し、
アクセス要求が書込の場合には、バツフアメモリ
１３への書込を行うとともに、バツフアメモリ制
御情報が“１”の場合と同様にして主記憶１１へ
の書込みも行い、この書込も完了した時点でメモ
リアクセス完了通知信号１９を出す。

第１および第２の比較回路９０１，９０２の双
方が一致を検出しなかつた場合。

すなわち、バツフアメモリには、指定された実
アドレスに対応するブロツクが格納されていない
場合には次の処理が行われる。

まず、バツフアメモリ制御情報Biを読み出し
これが“１”の場合、すなわち、バツフアメモリ
の特定位置しか使用しないという指定の場合に
は、バツフアメモリ検索テーブルのリプレースメ
ントビツトに“０”を書き込む。これにより、バ
ツフアメモリ制御情報Biが“１”の場合には、
第０コンパートメントだけがリプレースの対象と
なることになる。

バツフアメモリ制御情報が“０”の場合には、
読み出されたリプレースメントビツトを逆転し、
バツフアメモリ検索テーブルに再格納する。これ
により、第１および第２のコンパートメントのう
ち、古い時点でアクセスされたコンパートメント
がリプレースの対象として選択されることにな
る。

次に、実アドレスのブロツクアドレス部の値を
バツフアメモリ検索テーブル８の第１あるいは第
２のブロツクアドレス部８０１，８０２のリプレ
ースメントビツトで指定される方に書き込む。

次に、主記憶アドレスの上位ビツトとしては、
実アドレスの実ブロツクアドレス２４を設定し、
バツフアメモリのアドレスの上位ビツトとして
は、リプレースメントビツトの値および実アドレ
スのセツトアドレスとして設定する。そして、ア
クセス制御回路１０内のワードカウンタ２６の値
を主記憶１１およびバツフアメモリ１３の下位ア
ドレスとして設定する。

次に、ワードカウンタ２６を“０”から“７”
まで順次カウントアツプしながら、ワードカウン
タ２６の各値について次の処理を行う。

すなわち、主記憶１１に対して読出指令を出
し、読み出されたデータを主記憶データレジスタ
１２にセツトし、このセツトされた値を、バツフ
アメモリ１３に書き込む。ワードカウンタ２６を
“０”〜“７”までの値についてこの処理を行い、
この処理が完了したのち、すなわち、主記憶１１
上の要求実ブロツクアドレスと指定されるブロツ
クのバツフアメモリ１３への転送が完了した後、
前述のバツフアメモリ検索テーブル８の検索を再
開する。この時点では、検索で一致が検出されバ
ツフアメモリ１３を介したアクセスが行われるこ
とになる。

以上、本発明の実施例の構成および動作を説明
したが、本発明で明らかなように、本発明の主旨
は、セグメントに対応して、バツフアメモリの一
部のみを使用するか、あるいは全部分を使用する
かを指定する手段、および、メモリへのアクセス
要求における仮想アドレスから実アドレスへの変
換に際して前記指定された情報を取り出す手段、
および、バツフアメモリへのアクセスに際して、
バツフアメモリに必要な情報がなかつた場合に前
記取り出された情報に従つて、一部のみ使用の指
定があつた場合には、要求された情報を含むブロ
ツクを取込む場所として、すなわち、リプレース
を行うべき場所として、そのときのリプレースメ
ント情報にかかわらずバツフアメモリの特定の位
置を指定し、ここに必要なブロツクを取込み、全
部使用の指定があつた場合には、リプレースメン
ト情報で定まる最も長い間アクセスの行われなか
つたブロツクに対して置き換えを行うような制御
手段を設けることにより、局所性の低いセグメン
トに対しては、バツフアメモリの特定位置のブロ
ツクしか使用しないようにすることを可能にする
ことにあり、これにより、全体としてのバツフア
メモリでのヒツト率を高くし、実効的な主記憶ア
クセスタイムの高速化を可能とすることにある。

従つて、本発明の説明においては、たとえばア
ドレス変換制御回路、あるいは、アクセス制御回
路の詳細な実現法については、前記本発明の主旨
とは直接関係がなく、かつこれらは従来知られて
いる技術により容易に実現可能であるので詳細な
説明は省略してある。

また、上述の実施例におけるバツフアメモリへ
のアクセスの方法、あるいは、バツフアメモリと
主記憶間とのブロツク転送の制御方法、中間的な
データレジスタ類の設置、メモリに対する書込の
方法、アドレス変換バツフアの構成容量、バツフ
アメモリおよびその検索テーブル構成たえばブロ
ツクサイズ、セツト数、コンパートメント数等に
ついては、説明上ある方式を設定したものにすぎ
ず、他の従来知られているいくつかの手法が適用
可能であることは明らかであろう。

たとえば、本実施例においては、バツフアメモ
リは、256セツト×２コンパートメントの構成と
しているためにリプレースメント情報としては１
ビツトのリプレースメントビツトによりLRU方
式が実現できているが、コンパートメント数が増
大した場合には、LRUの管理のために多数のビ
ツトが必要となる。このような場合でも、バツフ
アメモリ制御ビツトが“１”の場合には、リプレ
ースメント情報の如何にかかわらず制御回路１０
において、特定のコンパートメントが選択される
ように、リプレースメント情報を発生し、この発
生された情報にもとづき、リプレースメントを行
えばよい。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロツク図
である。 １……要求アドレスレジスタ、２……アドレス
変換バツフア、３……実アドレス、４……アドレ
ス変換制御回路、５……書込読出制御信号、６…
…アクセス要求信号、７……不当アクセス信号、
８……バツフアメモリ検索テーブル、８０１，８
０２……ブロツクアドレス部、８０３……リプレ
ースビツト部、９０１，９０２……比較回路、９
０３，９０４……一致検出信号、１０……アクセ
ス制御回路、１１……主記憶、１２……主記憶デ
ータレジスタ、１３……バツフアメモリ、１４…
…メモリデータレジスタ、１５……一致検出信
号、１６……書込読出要求信号、１７……バツフ
アメモリ制御情報、１９……メモリアクセス完了
通知信号、２６……ワードカウンタ、３４……セ
ツトアドレス、３５……ブロツクアドレス、１０
１……セグメントアドレス部、１０２……セグメ
ント内ページアドレス部、１０３……ページ内ブ
ロツクアドレス部、１０４……ブロツク内ワード
アドレス部、２０１……キイ部、２０２……デー
タ部、２０３……実ページアドレス部、２０４…
…アクセス保護制御情報部、２０５……バツフア
メモリ制御情報部、ST……セグメントテーブル、
PT，PTi……ページテーブル、PTAi……開始番
地、PPAij……実ページアドレス、LPA（ｉ，ｊ）
……論理ページアドレス、Ci，Ｃ……アクセス保
護制御情報、Bi，Ｂ……バツフアメモリ制御ビ
ツト。

Claims (1)

【特許請求の範囲】
1. １ 仮想記憶方式を用いた情報処理装置における
   セグメントに対応してバツフアメモリの一部のみ
   の使用か全体の使用かを指定するバツフアメモリ
   指定手段と、メモリへのアクセス要求における仮
   想アドレスの実アドレスへの変換に際して前記セ
   グメントに対して指定されたバツフアメモリ制御
   情報を実アドレスとともに取り出すアドレス取出
   手段と、バツフアメモリへのアクセスに際し必要
   情報がバツフアメモリ上にあるかどうかを検索し
   存在する場合には対応するバツフアメモリに対し
   てアクセスを行うとともにブロツクの使用情報を
   更新管理する更新手段と、必要情報がバツフアメ
   モリ上に存在しない場合には前記バツフアメモリ
   制御情報が一部使用を指定していればバツフアメ
   モリの特定のブロツクに対して全部使用を指定し
   ていれば前記管理されているブロツクの使用状況
   に基づき選択されたブロツクに対して主記憶上の
   ブロツクを転送するためのアクセス制御手段とを
   含むことを特徴とするバツフアメモリ制御方式。