JPH0420286B2 - - Google Patents
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- Publication number
- JPH0420286B2 JPH0420286B2 JP59083724A JP8372484A JPH0420286B2 JP H0420286 B2 JPH0420286 B2 JP H0420286B2 JP 59083724 A JP59083724 A JP 59083724A JP 8372484 A JP8372484 A JP 8372484A JP H0420286 B2 JPH0420286 B2 JP H0420286B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- terminal
- flop
- output terminal
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Landscapes
- Superheterodyne Receivers (AREA)
Description
〔産業上の利用分野〕
本発明は分周器に、特にデイジタル回路で構成
され、高速動作する２モジユラス風波数分周器に
係る。 〔発明の背景〕 最近、テレビジヨン受像機、FM受像機あるい
は自動車電話等に使用される高周波回路のデイジ
タル化が行なわれており、その中でVHF、UHF
帯で動作する周波数シンセサイザの開発が進めら
れている。これらの回路を構成するもののうち重
要なものの一つに周波数を逓降する分周器があ
る。 デイジタル周波数分周器の開発において重要な
ことはその用途から分周数が可変できること、即
ちプログラマブルであること、高速動作をするこ
と、および、製造上の歩留りが良く、安価に構成
できることである。 デイジタル分周器は多くのフリツプフロツプ回
路を使用した一種のパルスカウンタで構成される
が、ＧHz帯で動作するフリツプフロツプ回路で構
成することは回路構成素子の精選、設計製造上ま
だ多くの問題がある。 従来、高速動作を行ない、かつプログラマブル
である分周器としては高速部と低速部とに分けて
構成するいわゆるパルススワロ方式があり、高速
部にはパルススワロ方式用に開発された２モジユ
ラス周波数分周器（以下、分周器と略す）が使用
される。この２モジユラス分周器は、外部制御信
号によつて分周数（モード）が２段に切換えられ
るもので、低速で動作する他のプログラマブル
（分周数が任意に変えられる。）分周器と組合せて
使用される。 このパルススワロ方式による分周器は原理上最
も動作速度が速い部類に属する可変分周器である
が、現在、実用上では650MHz程度が限度である。
しかし、自動車電話やUHFテレビジヨン受像機
に使用する場合、約1GHz以上では動作する分周
器が必要となり、従来の分周器ではこの要求が満
されず、1GHz以上で高速動作するデイジタル分
周器の実現が望まれている。 〔発明の目的〕 従つて、本発明の目的は従来知られている２モ
ジユラス分周器を改良し、高速動作するデイジタ
ル分周器を実現することである。更に具体的に言
えばデイジタル分周器の動作速度が、デイジタル
分周器を構成するフリツプフロツプ回路一段の遅
延時間のみでほぼ決定される速度をもつデイジタ
ル分周器を実現することである。 〔発明の概要〕 本発明の分周器は、外部制御信号に応じて入力
信号をシフトし又はクリアして出力する、クロツ
ク信号で駆動される第１フリツプフロツプ回路か
ら成る第１回路と、この第１回路の出力をシフト
して出力する、上記クロツク信号で駆動される第
２フリツプフロツプ回路から成る第２回路と、第
１及び第２回路の両出力の論理出力を第１回路の
入力として与える第３回路とを具備する。また上
記第１回路を多段縦続接続することによつても高
速の分周器を得ることができる。この場合は複数
の第１回路の各出力の論理出力を上記縦続接続の
第１段目の第１回路の入力とする。 〔発明の実施例〕 以下、本発明の特徴、動作を従来回路と比較し
ながら、図面を用いて詳細に説明する。 以下の分周器は例として分周数が５および６と
の２つのモードに切換えられる場合において説明
する。 まず、説明を簡単にするために第１図ａの従来
の分周器の例を引用しながら、その動作原理につ
いて述べる。第１図ａにおいて、１−１，１−２
および１−３はＤフリツプフロツプ回路、２は
NORゲート、３はANDゲート、１０，１１，１
２はそれぞれクロツク信号の入力端子、モード切
換え（1/5、1/6）信号の入力および出力端子であ
る。表１は上記分周器の動作を表わす真理値表
で、同表において、Q1，Q2，Q3はそれぞれフリ
ツプフロツプ１−１，１−２，１−３の出力を表
わし、Ｈは高レベル、Ｌは低レベルを表わす。最
初に、各フリツプフロツプの出力
され、高速動作する２モジユラス風波数分周器に
係る。 〔発明の背景〕 最近、テレビジヨン受像機、FM受像機あるい
は自動車電話等に使用される高周波回路のデイジ
タル化が行なわれており、その中でVHF、UHF
帯で動作する周波数シンセサイザの開発が進めら
れている。これらの回路を構成するもののうち重
要なものの一つに周波数を逓降する分周器があ
る。 デイジタル周波数分周器の開発において重要な
ことはその用途から分周数が可変できること、即
ちプログラマブルであること、高速動作をするこ
と、および、製造上の歩留りが良く、安価に構成
できることである。 デイジタル分周器は多くのフリツプフロツプ回
路を使用した一種のパルスカウンタで構成される
が、ＧHz帯で動作するフリツプフロツプ回路で構
成することは回路構成素子の精選、設計製造上ま
だ多くの問題がある。 従来、高速動作を行ない、かつプログラマブル
である分周器としては高速部と低速部とに分けて
構成するいわゆるパルススワロ方式があり、高速
部にはパルススワロ方式用に開発された２モジユ
ラス周波数分周器（以下、分周器と略す）が使用
される。この２モジユラス分周器は、外部制御信
号によつて分周数（モード）が２段に切換えられ
るもので、低速で動作する他のプログラマブル
（分周数が任意に変えられる。）分周器と組合せて
使用される。 このパルススワロ方式による分周器は原理上最
も動作速度が速い部類に属する可変分周器である
が、現在、実用上では650MHz程度が限度である。
しかし、自動車電話やUHFテレビジヨン受像機
に使用する場合、約1GHz以上では動作する分周
器が必要となり、従来の分周器ではこの要求が満
されず、1GHz以上で高速動作するデイジタル分
周器の実現が望まれている。 〔発明の目的〕 従つて、本発明の目的は従来知られている２モ
ジユラス分周器を改良し、高速動作するデイジタ
ル分周器を実現することである。更に具体的に言
えばデイジタル分周器の動作速度が、デイジタル
分周器を構成するフリツプフロツプ回路一段の遅
延時間のみでほぼ決定される速度をもつデイジタ
ル分周器を実現することである。 〔発明の概要〕 本発明の分周器は、外部制御信号に応じて入力
信号をシフトし又はクリアして出力する、クロツ
ク信号で駆動される第１フリツプフロツプ回路か
ら成る第１回路と、この第１回路の出力をシフト
して出力する、上記クロツク信号で駆動される第
２フリツプフロツプ回路から成る第２回路と、第
１及び第２回路の両出力の論理出力を第１回路の
入力として与える第３回路とを具備する。また上
記第１回路を多段縦続接続することによつても高
速の分周器を得ることができる。この場合は複数
の第１回路の各出力の論理出力を上記縦続接続の
第１段目の第１回路の入力とする。 〔発明の実施例〕 以下、本発明の特徴、動作を従来回路と比較し
ながら、図面を用いて詳細に説明する。 以下の分周器は例として分周数が５および６と
の２つのモードに切換えられる場合において説明
する。 まず、説明を簡単にするために第１図ａの従来
の分周器の例を引用しながら、その動作原理につ
いて述べる。第１図ａにおいて、１−１，１−２
および１−３はＤフリツプフロツプ回路、２は
NORゲート、３はANDゲート、１０，１１，１
２はそれぞれクロツク信号の入力端子、モード切
換え（1/5、1/6）信号の入力および出力端子であ
る。表１は上記分周器の動作を表わす真理値表
で、同表において、Q1，Q2，Q3はそれぞれフリ
ツプフロツプ１−１，１−２，１−３の出力を表
わし、Ｈは高レベル、Ｌは低レベルを表わす。最
初に、各フリツプフロツプの出力
以上説明した如く本発明による分周器はモード
切換え用AND機能をフリツプフロツプのクリア
機能で代替して、高速化を図つており、速度を決
める遅延時間はフリツプフロツプ１段分であるた
め従来例に比して大幅に高速化が可能となる。即
ち、本発明によれば、原理上、最高速度を有する
分周器を構成できる。
切換え用AND機能をフリツプフロツプのクリア
機能で代替して、高速化を図つており、速度を決
める遅延時間はフリツプフロツプ１段分であるた
め従来例に比して大幅に高速化が可能となる。即
ち、本発明によれば、原理上、最高速度を有する
分周器を構成できる。
第１図ａは従来の分周器の構成を示す回路図、
第１図ｂおよび第２図はいずれも本発明による分
周器の構成を示す回路図である。 符号の説明、１０……クロツク信号入力端子、
１１……モード切換信号の入力端子、１２……モ
ード切換信号の出力端子、１−１〜１−３……Ｄ
フリツプフロツプ回路、１０１，１０２…１０ｎ
……分周モード制御端子、２０１，２０２，２０
３……スレーブを持つフリツプフロツプ。
第１図ｂおよび第２図はいずれも本発明による分
周器の構成を示す回路図である。 符号の説明、１０……クロツク信号入力端子、
１１……モード切換信号の入力端子、１２……モ
ード切換信号の出力端子、１−１〜１−３……Ｄ
フリツプフロツプ回路、１０１，１０２…１０ｎ
……分周モード制御端子、２０１，２０２，２０
３……スレーブを持つフリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 入力端子、クロツク端子及び出力端子を備え
た第１フリツプフロツプ回路と、入力端子及びク
ロツク端子を備え、第１出力端子及び分周モード
切換用クリア端子を有する第１スレーブフリツプ
フロツプと第２出力端子を有する第２スレーブフ
リツプフロツプから構成された上記第１フリツプ
フロツプ回路の出力端子が自己の入力端子に接続
された第２フリツプフロツプ回路と、入力端子、
クロツク端子及び出力端子を備え、上記第２出力
端子が自己の入力端子に接続された第３フリツプ
フロツプ回路と、上記第１出力端子及び第３フリ
ツプフロツプ回路の出力端子からの信号の論理出
力を上記第１フリツプフロツプ回路の入力として
与える手段とを具備したリングカウンタ型の分周
器。 ２ 入力端子及び、クロツク端子を備え、第１出
力端子及び分周モード切換用クリア端子を有する
第１スレーブフリツプフロツプと第２出力端子を
有する第２スレーブフリツプフロツプから構成さ
れたフリツプフロツプ回路を複数個縦続配置し、
上記複数個のフリツプフロツプ回路の各第１出力
端子からの信号の論理出力を上記縦続配置の第１
段目のフリツプフロツプ回路の入力端子に与え、
かつ上記各フリツプフロツプ回路の第２出力端子
からの信号をそれぞれ次段のフリツプフロツプ回
路の入力端子に与えるリングカウンタ型の分周
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8372484A JPS59210729A (ja) | 1984-04-27 | 1984-04-27 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8372484A JPS59210729A (ja) | 1984-04-27 | 1984-04-27 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59210729A JPS59210729A (ja) | 1984-11-29 |
| JPH0420286B2 true JPH0420286B2 (ja) | 1992-04-02 |
Family
ID=13810462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8372484A Granted JPS59210729A (ja) | 1984-04-27 | 1984-04-27 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210729A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703495A (en) * | 1986-05-23 | 1987-10-27 | Advanced Micro Device, Inc. | High speed frequency divide-by-5 circuit |
| FR2769432B1 (fr) * | 1997-10-03 | 2000-01-28 | Thomson Csf | Diviseur de frequence a modulo variable |
| US7268597B2 (en) * | 2005-02-16 | 2007-09-11 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Self-initializing frequency divider |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546463A (ja) * | 1991-08-20 | 1993-02-26 | Nec Corp | 情報処理装置及びリードオンリーメモリ |
-
1984
- 1984-04-27 JP JP8372484A patent/JPS59210729A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59210729A (ja) | 1984-11-29 |
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