JPH0546463A - 情報処理装置及びリードオンリーメモリ - Google Patents
情報処理装置及びリードオンリーメモリInfo
- Publication number
- JPH0546463A JPH0546463A JP20814691A JP20814691A JPH0546463A JP H0546463 A JPH0546463 A JP H0546463A JP 20814691 A JP20814691 A JP 20814691A JP 20814691 A JP20814691 A JP 20814691A JP H0546463 A JPH0546463 A JP H0546463A
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- JP
- Japan
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- memory
- data
- microprocessor
- circuit
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- Pending
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- 238000004260 weight control Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
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- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】 リードオンリーメモリからのデータ読み出し
時間を短縮する。 【構成】 マイクロプロセッサ１から出力するアドレス
信号を記憶する記憶回路４と、記憶されたアドレス信号
に定数を加える加算回路５と、加算回路５の出力とマイ
クロプロセッサ１から出力するアドレス信号を比較する
比較器６と、加算回路５の出力とマイクロプロセッサ１
から出力するアドレス信号を切換え、リードオンリーメ
モリ２に出力する切換回路７と、ウエイト制御回路８を
有し、比較器６の出力により、切換回路７およびウエイ
ト制御回路８を制御する。
時間を短縮する。 【構成】 マイクロプロセッサ１から出力するアドレス
信号を記憶する記憶回路４と、記憶されたアドレス信号
に定数を加える加算回路５と、加算回路５の出力とマイ
クロプロセッサ１から出力するアドレス信号を比較する
比較器６と、加算回路５の出力とマイクロプロセッサ１
から出力するアドレス信号を切換え、リードオンリーメ
モリ２に出力する切換回路７と、ウエイト制御回路８を
有し、比較器６の出力により、切換回路７およびウエイ
ト制御回路８を制御する。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にリードオンリーメモリのデータ読み出しの高速化方式
に関する。
にリードオンリーメモリのデータ読み出しの高速化方式
に関する。
【０００２】
【従来の技術】従来のリードオンリーメモリのデータ読
み出しは、次の方式で行なわれていた。すなわち、図３
に示すように、マイクロプロセッサ１からメモリのデー
タの格納場所（番地）を示すアドレス信号５１をリード
オンリーメモリ２に出力する。
み出しは、次の方式で行なわれていた。すなわち、図３
に示すように、マイクロプロセッサ１からメモリのデー
タの格納場所（番地）を示すアドレス信号５１をリード
オンリーメモリ２に出力する。
【０００３】リードオンリーメモリ２は、アトレス信号
５１を受けたのち、一定のアクセス時間後に前記アドレ
ス（番地）に格納したデータをデータ信号５２に出力す
る。
５１を受けたのち、一定のアクセス時間後に前記アドレ
ス（番地）に格納したデータをデータ信号５２に出力す
る。
【０００４】アクセス時間はリードオンリーメモリの構
成，構造によって定まる一定の時間である。
成，構造によって定まる一定の時間である。
【０００５】データ信号５２はマイクロプロセッサ１に
マイクロプロセッサの読み込みタイミングで読み込ま
れ、マイクロプロセッサ１内の記憶回路に記憶される。
マイクロプロセッサの読み込みタイミングで読み込ま
れ、マイクロプロセッサ１内の記憶回路に記憶される。
【０００６】通常、マイクロプロセッサ１がアドレス信
号５１を出力し、データ信号５２を読み込む最小の時間
は一定であり、この時間より早いアクセス時間のリード
オンリーメモリ２が使用されるが、アクセス時間の遅い
リードオンリーメモリ２を使用する場合は、マイクロプ
ロセッサ１のデータ読み込み時間を遅らせる外部回路３
が必要となる。
号５１を出力し、データ信号５２を読み込む最小の時間
は一定であり、この時間より早いアクセス時間のリード
オンリーメモリ２が使用されるが、アクセス時間の遅い
リードオンリーメモリ２を使用する場合は、マイクロプ
ロセッサ１のデータ読み込み時間を遅らせる外部回路３
が必要となる。
【０００７】外部回路３は、マイクロプロセッサ１がア
ドレス信号５１を出力したら、ウエイト信号５３を生成
し、この信号によりマイクロプロセッサ１のデータ読み
込み時間をリードオンリーメモリ２からデータが出力さ
れるまで遅らせる。すなわち、マイクロプロセッサ１に
ウエイトをかける。
ドレス信号５１を出力したら、ウエイト信号５３を生成
し、この信号によりマイクロプロセッサ１のデータ読み
込み時間をリードオンリーメモリ２からデータが出力さ
れるまで遅らせる。すなわち、マイクロプロセッサ１に
ウエイトをかける。
【０００８】
【発明が解決しようとする課題】通常、リードオンリー
メモリのデータのアクセス時間は、マイクロプロセッサ
のデータ読み出し時間より長いので、マイクロプロセッ
サがリードオンリーメモリからデータを読み出す時間
は、リードオンリーメモリのアクセス時間により決まる
ため、データ読み出しの早い，高性能なマイクロプロセ
ッサを使用しても、リードオンリーメモリのアクセス時
間が遅いと、その高性能を発揮できないという問題点が
あった。
メモリのデータのアクセス時間は、マイクロプロセッサ
のデータ読み出し時間より長いので、マイクロプロセッ
サがリードオンリーメモリからデータを読み出す時間
は、リードオンリーメモリのアクセス時間により決まる
ため、データ読み出しの早い，高性能なマイクロプロセ
ッサを使用しても、リードオンリーメモリのアクセス時
間が遅いと、その高性能を発揮できないという問題点が
あった。
【０００９】本発明の目的は、リードオンリーメモリか
らのデータ読み出し時間を短縮するようにした情報処理
装置及びリードオンリーメモリを提供することにある。
らのデータ読み出し時間を短縮するようにした情報処理
装置及びリードオンリーメモリを提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る情報処理装置においては、制御プログ
ラムまたは文字データ等を記憶するリードオンリーメモ
リと、リードオンリーメモリからデータを読み出すマイ
クロプロセッサとを有する情報処理装置であって、マイ
クロプロセッサがリードオンリーメモリのデータを読み
出すために出力するアドレスデータを取込み、蓄える記
憶回路と、前記記憶されたアドレスデータに定数を加え
る加算回路と、マイクロプロセッサが次にリードオンリ
ーメモリのデータを読み出すために出力するアドレスデ
ータと前記加算回路の出力とを比較する比較器と、アド
レスデータと加算回路の出力を切換え、リードオンリー
メモリに出力する切換回路と、マイクロプロセッサのウ
エイトを制御するウエイト制御回路を含み、前記比較器
の出力により、前記切換回路およびウエイト制御回路を
制御するものである。
め、本発明に係る情報処理装置においては、制御プログ
ラムまたは文字データ等を記憶するリードオンリーメモ
リと、リードオンリーメモリからデータを読み出すマイ
クロプロセッサとを有する情報処理装置であって、マイ
クロプロセッサがリードオンリーメモリのデータを読み
出すために出力するアドレスデータを取込み、蓄える記
憶回路と、前記記憶されたアドレスデータに定数を加え
る加算回路と、マイクロプロセッサが次にリードオンリ
ーメモリのデータを読み出すために出力するアドレスデ
ータと前記加算回路の出力とを比較する比較器と、アド
レスデータと加算回路の出力を切換え、リードオンリー
メモリに出力する切換回路と、マイクロプロセッサのウ
エイトを制御するウエイト制御回路を含み、前記比較器
の出力により、前記切換回路およびウエイト制御回路を
制御するものである。
【００１１】また、本発明に係るリードオンリーメモリ
においては、マイクロプロセッサが出力するアドレス信
号を記憶する記憶回路と、記憶したアドレスに定数を加
える加算回路と、アドレスと加算回路の出力を比較する
比較器と、アドレス信号と加算回路を選択する切換回路
と、マイクロプロセッサのウエイトを制御するウエイト
制御回路とを有するものである。
においては、マイクロプロセッサが出力するアドレス信
号を記憶する記憶回路と、記憶したアドレスに定数を加
える加算回路と、アドレスと加算回路の出力を比較する
比較器と、アドレス信号と加算回路を選択する切換回路
と、マイクロプロセッサのウエイトを制御するウエイト
制御回路とを有するものである。
【００１２】
【作用】本発明では、リードオンリーメモリのデータを
読み出すためのアドレス信号を記憶し、このアドレスに
定数を加えたアドレス信号を次のリードオンリーメモリ
のアドレス信号として出力するようにしたものである。
読み出すためのアドレス信号を記憶し、このアドレスに
定数を加えたアドレス信号を次のリードオンリーメモリ
のアドレス信号として出力するようにしたものである。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１は、本発明の一実施例を示すブロック
図である。尚、本発明と関係ない情報処理の機能は省略
してある。
図である。尚、本発明と関係ない情報処理の機能は省略
してある。
【００１５】図１において、マイクロプロセッサ１は、
リードオンリーメモリ２のデータ５２を読み出すため、
アドレス信号５１−１を出力する。
リードオンリーメモリ２のデータ５２を読み出すため、
アドレス信号５１−１を出力する。
【００１６】記憶回路４は、アドレス信号５１−１を記
憶する。
憶する。
【００１７】加算回路５は、アドレス信号５１−１に例
えば１を加えて次のアドレスデータ５４−１を生成す
る。アドレスデータ５４−１は、マイクロプロセッサ１
がアドレス信号５１−１を出力してリードオンリーメモ
リ２のデータ５２を読み込むまで出力されない。すなわ
ち前回のデータを保持している。
えば１を加えて次のアドレスデータ５４−１を生成す
る。アドレスデータ５４−１は、マイクロプロセッサ１
がアドレス信号５１−１を出力してリードオンリーメモ
リ２のデータ５２を読み込むまで出力されない。すなわ
ち前回のデータを保持している。
【００１８】マイクロプロセッサ１がリードオンリーメ
モリ２のデータを読み込んだ後、アドレスデータ５４−
１は出力される。次にマイクロプロセッサ１が次のデー
タをリードオンリーメモリ２から読み込むためアドレス
信号５１−２を出力する。
モリ２のデータを読み込んだ後、アドレスデータ５４−
１は出力される。次にマイクロプロセッサ１が次のデー
タをリードオンリーメモリ２から読み込むためアドレス
信号５１−２を出力する。
【００１９】アドレス信号５１−２とアドレスデータ５
４−１は比較器６で比較され、アドレス信号５１−２と
アドレスデータ５４−１が等しい場合はアドレスデータ
５４−１が、等しくない場合はアドレス信号５１−２が
リードオンリーメモリ２にそれぞれ出力される。
４−１は比較器６で比較され、アドレス信号５１−２と
アドレスデータ５４−１が等しい場合はアドレスデータ
５４−１が、等しくない場合はアドレス信号５１−２が
リードオンリーメモリ２にそれぞれ出力される。
【００２０】マイクロプロセッサ１がアドレス信号５１
−２に対するリードオンリーメモリ２の出力データ信号
５２を読み込んだ後、次のアドレスデータ５４−２、す
なわちアドレス信号５１−２に１を加えた信号が加算回
路５の出力となる。
−２に対するリードオンリーメモリ２の出力データ信号
５２を読み込んだ後、次のアドレスデータ５４−２、す
なわちアドレス信号５１−２に１を加えた信号が加算回
路５の出力となる。
【００２１】ウエイト制御回路８は、マイクロプロセッ
サ１のウエイトをコントロールするウエイト信号５３を
出力する。すなわちウエイト制御回路８は、アドレス信
号５１−２とアドレスデータ５４−１が等しい場合、等
しくない場合に比べて、マイクロプロセッサ１のウエイ
ト時間が少なくなるようウエイト信号５３を出力する。
サ１のウエイトをコントロールするウエイト信号５３を
出力する。すなわちウエイト制御回路８は、アドレス信
号５１−２とアドレスデータ５４−１が等しい場合、等
しくない場合に比べて、マイクロプロセッサ１のウエイ
ト時間が少なくなるようウエイト信号５３を出力する。
【００２２】ゲート９はマイクロプロセッサ１がリード
オンリーメモリ２のデータをアクセスするかどうかを判
断し、ゲート１０はマイクロプロセッサ１がリードオン
リーメモリ２をアクセスするときのみ記憶回路４、加算
回路５および比較器６を動作させるための信号を出力す
る。
オンリーメモリ２のデータをアクセスするかどうかを判
断し、ゲート１０はマイクロプロセッサ１がリードオン
リーメモリ２をアクセスするときのみ記憶回路４、加算
回路５および比較器６を動作させるための信号を出力す
る。
【００２３】ゲート１１は、マイクロプロセッサ１がリ
ードオンリーメモリ２のデータを読み込むときのみリー
ドオンリーメモリ２の出力データをマイクロプロセッサ
１に入力する。
ードオンリーメモリ２のデータを読み込むときのみリー
ドオンリーメモリ２の出力データをマイクロプロセッサ
１に入力する。
【００２４】図２は本発明におけるリードオンリーメモ
リを示すブロック図である。
リを示すブロック図である。
【００２５】リードオンリーメモリ２０は、従来のメモ
リ２と、図１の実施例で説明した記憶回路４、加算回路
５、比較器６、切換回路７、ウエイト制御回路８、ゲー
ト９，１０，１１で構成されるリードオンリーメモリと
して構成してある。
リ２と、図１の実施例で説明した記憶回路４、加算回路
５、比較器６、切換回路７、ウエイト制御回路８、ゲー
ト９，１０，１１で構成されるリードオンリーメモリと
して構成してある。
【００２６】
【発明の効果】以上説明したように本発明は、リードオ
ンリーメモリのデータを読み出すためのアドレス信号を
記憶し、このアドレスに定数を加えたアドレス信号を次
のリードオンリーメモリのアドレス信号として出力する
ようにしたので、マイクロプロセッサが次にリードオン
リーメモリからデータを読み出すとき出力するアドレス
信号が前記アドレスに定数を加えたアドレスと一致する
場合は、このアドレスが前もってリードオンリーメモリ
に入力され、マイクロプロセッサはリードオンリーメモ
リからのデータを通常より早く読み込めるという効果を
有する。
ンリーメモリのデータを読み出すためのアドレス信号を
記憶し、このアドレスに定数を加えたアドレス信号を次
のリードオンリーメモリのアドレス信号として出力する
ようにしたので、マイクロプロセッサが次にリードオン
リーメモリからデータを読み出すとき出力するアドレス
信号が前記アドレスに定数を加えたアドレスと一致する
場合は、このアドレスが前もってリードオンリーメモリ
に入力され、マイクロプロセッサはリードオンリーメモ
リからのデータを通常より早く読み込めるという効果を
有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明のリードオンリーメモリを示す構成図で
ある。
ある。
【図３】従来例を示すブロック図である。
１ マイクロプロセッサ ２ リードオンリーメモリ ４ 記憶回路 ５ 加算回路 ６ 比較器 ７ 切換回路 ８ ウエイト制御回路 ９ ゲート １０ ゲート １１ ゲート ２０ リードオンリーメモリ ２１ 外部回路 ５１ アドレス信号 ５２ データ信号 ５３ ウエイト信号 ５４ アドレスデータ ５５ 比較器出力信号
Claims (2)
- 【請求項１】 制御プログラムまたは文字データ等を記
憶するリードオンリーメモリと、リードオンリーメモリ
からデータを読み出すマイクロプロセッサとを有する情
報処理装置であって、 マイクロプロセッサがリードオンリーメモリのデータを
読み出すために出力するアドレスデータを取込み、蓄え
る記憶回路と、 前記記憶されたアドレスデータに定数を加える加算回路
と、 マイクロプロセッサが次にリードオンリーメモリのデー
タを読み出すために出力するアドレスデータと前記加算
回路の出力とを比較する比較器と、 アドレスデータと加算回路の出力を切換え、リードオン
リーメモリに出力する切換回路と、 マイクロプロセッサのウエイトを制御するウエイト制御
回路を含み、 前記比較器の出力により、前記切換回路およびウエイト
制御回路を制御することを特徴とする情報処理装置。 - 【請求項２】 マイクロプロセッサが出力するアドレス
信号を記憶する記憶回路と、 記憶したアドレスに定数を加える加算回路と、 アドレスと加算回路の出力を比較する比較器と、 アドレス信号と加算回路を選択する切換回路と、 マイクロプロセッサのウエイトを制御するウエイト制御
回路とを有することを特徴とするリードオンリーメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20814691A JPH0546463A (ja) | 1991-08-20 | 1991-08-20 | 情報処理装置及びリードオンリーメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20814691A JPH0546463A (ja) | 1991-08-20 | 1991-08-20 | 情報処理装置及びリードオンリーメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546463A true JPH0546463A (ja) | 1993-02-26 |
Family
ID=16551401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20814691A Pending JPH0546463A (ja) | 1991-08-20 | 1991-08-20 | 情報処理装置及びリードオンリーメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210729A (ja) * | 1984-04-27 | 1984-11-29 | Hitachi Ltd | 分周器 |
-
1991
- 1991-08-20 JP JP20814691A patent/JPH0546463A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210729A (ja) * | 1984-04-27 | 1984-11-29 | Hitachi Ltd | 分周器 |
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