JPH0420490B2

JPH0420490B2 -

Info

Publication number: JPH0420490B2
Application number: JP59269257A
Authority: JP
Inventors: Shigeaki Okuya; Takashi Chiba; Makoto Kimura
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-12-20
Filing date: 1984-12-20
Publication date: 1992-04-03
Also published as: JPS61165150A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ処理装置における主記憶アク
セス方式、より詳細には、CPU同士、CHP（チヤ
ネル処理装置）同士、又はCPUとCHP等の要求
元が、共通の主記憶域にあるデータを競合してア
クセスするときに、各要求元からのアクセスに対
してデータの一貫性を保証して主記憶にアクセス
する場合、すなわち１つの要求元からアクセス中
の主記憶のデータが、そのアクセス動作が終了し
ない間は該データ域のロツクビツトが“１”にさ
れており、他の要求元によつてアクセスされたと
き、他の要求元は、該ロツクビツトが“１”であ
ることにより、他の要求元が更新中であることを
認識できるようなソフロトツク方式によつて、主
記憶にアクセスする場合の効率を向上させるよう
にした主記憶アクセス方式に関する。

〔従来の技術〕

CPU同士、CHP同士、又はCPUとCHP等の要
求元が、主記憶装置内の共通の主記憶域にあるデ
ータを競合してアクセスする場合は、一方の要求
元からの主記憶に対するアクセス動作が終了しな
い間に、アクセス中の主記憶のデータが他方の要
求元によつてアクセスさせると、前記一方の要求
元がデータのストアを行つているときは、他方の
要求元によつて得られるデータは所望しない誤つ
たものとなる。そこで、共通の主記憶域にあるデ
ータに競合が生じる場合、各要求元からのアクセ
スに対してデータの一貫性を保証するような主記
憶アクセス方式が用いられている。

第３図〜第６図は、主記憶にアクセスを行うデ
ータ処理システム及び従来の主記憶アクセス方式
を示したものである。

第３図は、主記憶にアクセスを行うデータ処理
システムを示したものである。図において、１０
は主記憶装置、１１はCPU、１２はチヤネル処
理装置（CHP）で、CHP１２は入出力チヤネル
（CHA）及びデータ転送制御部を備えている。１
３と１４は入出力制御装置（IOC）、１５と１６
は入出力機器（IO）である。

この構成において、CPU１１は主記憶装置１
０にアクセスしてデータ処理を行う。一方、
CHP１２は、IO１５又は１６からの要求をIOC
１３又は１４から受け取ると、主記憶装置１０に
アクセスしてデータの転送を行う。

第４図は、主記憶装置１０の構成を示したもの
である。図において、１７は主記憶で、８バイト
構成でデータを格納する複数のバンク（BANK）
を有している。図に４個のBANK₀〜BANK₃が
示されている。１８はプライオリテイ・ポート・
レジスタ（PPR₀）で、内部にフアンクシヨン・
コードFC及びアドレスADがセツトされるフアン
クシヨン・アドレス・レジスタ（FCAD₀）及び
データがセツトされるデータ・レジスタ（DR₀）
を有し、CPU１１からのリクエスト・データが
セツトされる。１９もプライオリテイ・ポート・
レジスタ（PPR₁）で、内部にフアンクシヨン・
コードFC及びアドレスADがセツトされるフアン
クシヨン・アドレス・レジスタ（FCAD₁）及び
データがセツトされるデータ・レジスタ（DR₁）
を有し、CHP１２からのリクエスト・データが
セツトされる。DR₀及びDR₁は、いずれも１６バ
イト構成で、前半の８バイトデータ域D_Uと後半
の８バイトデータ域D_Lに分けられ、読み出され
たデータはそれぞれ主記憶１７のBANK₀〜
BANK₃に８バイト単位のインタリーブ形式で格
納される。２０〜２３はマルチプレクサ（MPX）
で、MPX２０及び２１はデータ域D_Uとデータ域
D_Lの一方を選択し、MPX２２はPPR₀１８と
PPR₁１９の一方を選択し、MPX２３はFCAD₀
とFCAD₁の一方を選択し、DR₀及びDR₁のそれ
ぞれのデータ域D_U及びD_Lのデータを各アドレス
に従つてBANK₀〜BANK₃のいずれかに格納す
る。２４及び２５はリクエスト・ゲツト・レジス
タ（RGR₀、RGR₁）で、CPU１１及びCHP１２
から転送されてくるフアンクシヨン・コードFC
及びアドレスADとデータが一時セツトされる。
２６及び２７はポート入力制御部（PIC₀，PIC₁）
で、RGR₀のデータをFCAD₀及びDR₀に、RGR₁
のデータをFCAD₁及びDR₁に転送する制御を行
う。

第５図は、主記憶１７に格納されるデータの構
成を示したものである。全体は16バイト（０〜
127ビツト）のデータであるが、８バイトの各
BANKに格納するため、前半の８バイトデータ
D₀と後半の８バイトデータD₁からなつている。
CHP１２の入出力チヤネルCHAからは４バイト
のインタフエスで転送されるので、データD₀及
びD₁は４バイト単位のデータD_0L，D_0U及びD_1L，
D_1Uに分けて転送される。前半のデータD₀の先頭
にロツク・バイトが設けられ。その先頭ビツトに
ロツク信号としてロツクビツトＬが記入される。
ロツクビツトＬが“０”のとき、すなわちロツク
信号が解除されたときは、そのデータは更新中で
ないことを示すので各要求元はこのデータを使用
することができる。ロツクビツトＬが“１”のと
きは、そのデータは更新中であることを示すの
で、各要求元は、このデータをアクセスすること
ができない。

このデータを主記憶１７の各BANKに格納す
る場合、８バイト単位のインタリーブ形式で格納
されるが、前半のデータD₀が格納されるときに
先頭のロツクビツトＬを“０”にセツトしてお
く。しかるに、８バイト単位のインタリーブ形式
でデータが各BANKに格納されるので、前半の
データD₀が１つのBANKに格納されてから、後
半のデータD₁が次のBANKに格納されるまでに
時間的間隔がある。このため、１つの要求元が前
半のデータD₀の書き込みを終り、後半のデータ
D₁の書き込みをまだ行つていない時点で他の要
求元が同じデータ域に対してフエツチ要求をする
と、そのロツクビツトＬは既に“０”になつてい
るので、書き込みが終了して使用中でなくなつた
と判断して後半のデータD₁も含めて読み出が行
われ、一貫性のない誤つたデータが読み出される
ことになる。

そこで、従来の主記憶アクセス方式では、デー
タの書き込みを行う場合、最初に後半のデータ
D₁を書き込み、次に前半のデータD₀を書き込む
ようにすることにより前半のデータD₀の書き込
みが終りロツクビツトが“０”になつたときには
全データの書き込みが終了していると認識できる
アクセス方式が用いられている。

第６図はこの従来の主記憶アクセス方式のタイ
ム・チヤートを、CHP１２から主記憶１７をア
クセスする場合を例にとつて説明したものであ
る。

CHP１２は、入出力チヤネルCHAからフアン
クシヨンコードFC、降順ストア指示、アドレス
AD及びデータ（前半のデータD₀、後半のデータ
D₁）が転送されてくると、図示しないリクエス
ト・ポート・レジスタ（RPRCH 主記憶装置１
０のPPR₁１９と同様な構成である）にセツトす
る。入出力チヤネルCHAからのデータ転送は４
バイト単位で行われるので、８バイトのデータ
D₀及びD₁は、それぞれ４バイトのD_0L，D_1U及び
D_1L，D_1Uに分けて転送される（第６図）。

フアンクシヨン・コードFCには、主記憶１７
に対するアクセスが、８バイト・フエツチ、８バ
イト・ストア、１６バイト・フエツチ、１６バイ
ト・ストア等のいずれであるかを識別する情報が
記入される。第４図〜図６図の場合は、８バイト
単位でCHP１２及びCPU１１と主記憶装置１０
間のデータ転送が行われ、主記憶１７の各
BANKに８バイト単位で格納されるので、８バ
イト・ストア・リクエストが記入される。

主記憶装置１０にデータを転送するときは、最
初、フアンクシヨンコードFC及びアドレスADと
後半のデータD₁が、CHP１２内の図示しないリ
クエスト・イン・レジスタ（RIRCH、主記憶装
置１０におけるRGR₁２５と同様な構成である）
にセツトされる（第６図）。

CHP１２のRIRCHから転送されたFC，AD及
びD₁の各データは、主記憶装置１０内のRGR₁２
５に一時セツトされる（第６図）。

RGR₁２５のフアンクシヨン・コードFC及び
アドレスADは、PIC₁２７によりFCAD₁にセツ
トされ、データD₁はデータ・レジスタDR₁のD_U
域にセツトされる（第６図）。

MPX２１，２２，２３により、FCAD₁のアド
レスに従つて、所定のBANKに８バイトの後半
データD₁を格納する（第６図）。

データD₁の格納が終了すると、格納完了信号
をCHP１２に通知する（第６図）。

CHP１２は、この格納完了信号を受けると、
前半のデータD₀を、前述の後半のD₁と同様な手
順で主記憶装置１０に転送し、主記憶１７の所定
アドレスのBANKに格納する（第６図〜）。

前半のデータD₀の格納が完了すると、格納完
了信号を発生してCHP１２に通知する（第６図
〜）。

このようにすることにより、１つの要求元から
主記憶１７へのデータ・ストア処理が行われてい
るときに、それが完了する前に他の要求元が同じ
データ域をアクセスしても、該データ域が更新中
であることを他の要求元は認識することができ
る。

しかしながら、この主記憶アクセス方式におい
ては、後半のデータD₁格納後、前半のデータD₀
の格納が完了するまで、次のデータの処理が待た
されるので、データ処理効率が低下するという問
題があつた。

〔発明が解決しようとする問題点〕

従来の主記憶アクセス方式は、ストアされるデ
ータが主記憶の複数のBANKにまたがる場合、
最後に行われるロツクビツトを有するデータ部分
の格納が終了するまで、次のデータ処理が待たさ
れ、特に優先順位の高い要求元からアクセスがあ
ると、先行アクセスが終了するまで待たされるの
で、データ処理効率が低下するという問題があつ
た。

本発明は、従来の主記憶アクセス方式における
前記問題点を解決すべくなされたもので、各要求
元からのアクセスにデータの一貫性を保証し、か
つ、データ処理効率の良好な主記憶アクセス方式
を提供することを目的とする。

〔問題点を解決するための手段〕

前記問題点を解決するために、本発明は、複数
のバンクから構成される主記憶を有する主記憶装
置と、この主記憶への複数の要求元を持ち、各要
求元からの主記憶へのアクセス要求が複数バンク
にまたがるとき、アクセスする一連のデータに対
するアクセス中であるか否かを示すロツクビツト
を立て、主記憶へのアクセス操作をバンク単位に
行なうようにするデータ処理システムの主記憶ア
クセス方式において、主記憶装置内に、アクセスする複数バイトの一
連のデータを格納する複数個のレジスタを備け、前記レジスタ内に各要求元よりのデータと、ア
クセスするバンクのうち１つを示すアドレスと、
を共に格納し、前記レジスタ内に格納されているアドレスよ
り、アクセスするバンク単位のアドレスを作成し
て主記憶にアクセスし、かつ、前記ロツクビツト
を含むデータに対するバンクのアクセスを最後に
行なう、ようにする。

〔作用〕

複数のバンクから構成されるアクセス操作がバ
ンク単位で行われる主記憶へ複数の要求元がアク
セス要求をし、各要求元からのアクセス要求が複
数のバンクにまたがるとき、要求元は、複数のバ
ンクにまたがるアクセス要求を連続して主記憶装
置に転送する。

主記憶装置においては、転送されたデータ、お
よびアクセスするバンクのうち１つを示すアドレ
スをレジスタに格納する。

前記レジスタに格納されているアドレスより、
アクセスするバンク単位のアドレスを作成して主
記憶にアクセスする。ただし、主記憶へのアクセ
スはロツクビツトを含むデータに対するバンクの
アクセスは最後に行なわれるよう処理される。

以上述べたように、主記憶装置内にアクセスす
るデータおよびアクセスするバンクのうちの１つ
を示すアドレスを一時格納するレジスタを備け、
要求元よりアクセス要求を連続して転送して格納
させるようにしたため、前記レジスタにデータの
格納が完了後、直ちに次のアクセス処理が開始で
き、前記レジスタに格納されたデータは、ロツク
ビツトを含むデータに対するバンクアクセスが最
後になるようアクセスされるので、データの一貫
性を保証するができるとともに、データ処理を向
上させることができる。

〔実施例〕

本発明の実施例を図面を参照して詳細に説明す
る。

第１図は本発明の一実施例の説明図、第２図は
同実施例の動作を説明するタイム・チヤートであ
る。なお、第３図のデータ処理システムの構成、
第４図における主記憶１７の構成及び第５図のデ
ータ構成は本発明の実施例に共通するので、以下
に述べる本発明の一実施例の説明においても、こ
れらの図面及び構成が適宜参照される。

第１図において、鎖線で囲まれた３０はCHP、
５０は主記憶装置で、それぞれ第３図のCHP１
２及び主記憶装置１０に当る。

CHP３０において、３１と３２は入出力チヤ
ネル（CHA）で、IOC１３及び１４との間のデ
ータ転送制御を行う。３３はリクエスト・ポー
ト・レジスタ（RPR）で、CHA３１すなわち
IOC１３から転送されたアドレスやデータ等がセ
ツトされるデータ・レジスタ３４（DR３４）及
びCHA３２すなわちIOC１４から転送されたア
ドレスやデータ等がセツトされるデータ・レジス
タ３５（DR３５）を有している。DR３４及び
３５は同じデータ構成になつており、フアンクシ
ヨン・コード（FC）、アドレス（AD）、前半の８
バイトデータD₀及び後半の８バイトデータD₁か
らなる１６バイトデータがセツトされる。データ
D₀及びD₁の構成は第５図に示される構成になつ
ている。すなわち、各CHAからは４バイトのイ
ンタフエース・バス経由でデータが転送されてく
るので、前半のデータD₀及び後半のデータD₁は、
それぞれ４バイト単位のD_0L，D_0U及びD_1L，D_1U
に分けてセツトされる。入出力チヤネル（CHA）
が主記憶の共通データ域にデータを格納するとき
のデータD₀すなわちデータD_0Uの先頭ビツトに
は、ロツク信号としてロツクビツトＬが記入され
る。

３６はリクエスト・イン・レジスタ（RIR）
で、フアンクシヨンコードFC、アドレスAD及び
８バイトの前半又は後半のデータがセツトされ
る。３７はリクエスト制御部で、マルチプレクサ
（MPX）３８〜４１を制御することにより、DR
３４及び３５の一方を選択し、更に、選択された
データ・レジスタDRにつきそのFC，ADとデー
タD₀，D₁の一方を選択してRIR３６にセツトす
る。

フアンクシヨン・コードFCには、８バイト・
フエツチ、１６バイト・フエツチ、８バイト・ス
トア、16バイト・ストアが記入される。

４２はタイミング・アツパ・レジスタ（TUR）
で、１６バイト・データを転送するときに使用さ
れ、通常の昇順ストアの場合は、前半の８バイト
データD₀を転送するときは、リクエスト制御部
３７により“ON”が記入され、後半の８バイト
データD₁を転送するときは“OFF”が記入され
る。降順ストアの場合は、後半の８バイトデータ
D₁を転送するときは、リクエスト制御部３７に
より“ON”が記入され、前半の８バイトデータ
D₀を転送するときは、“OFF”が記入される。

降順ストア時は、アドレスADとして後半デー
タD₁の先頭アドレスが送られる。

次に、主記憶装置５０において、５１はリクエ
スト・ゲツト・レジスタ（RGR）で、CHP３０
から転送されたFC・AD及び８バイトのデータを
一時セツトする。５２はプライオリテイ・ポー
ト・レジスタ（PPR）で、同一構造のデータ・
レジスタ（DR）５３及び５４を有し、CHP３０
から転送されたFC，AD及び16バイトのデータを
セツトする。16バイトのデータは、８バイト単位
でデータ・アツパ域（D_U）及びデータ・ローア
域（D_L）にセツトされる。データ・レジスタを
DR５３及び５４と２組備えることにより、２チ
ヤンネルのデータを並列に処理することができ
る。以下の説明では、DR５３にプライオリテイ
があるものとする。

５５はタイム・アツパ・レジスタ（TUR）で、
CHP３０のTUR４２から転送された16バイト・
データを転送するときのON又はOFF信号をセツ
トする。５６はポート入力制御部で、TUR５５
がONのときは、RGR５１にセツトされた８バイ
トのデータをD_U域にセツトし、OFFのときは８
バイトのデータをD_L域にセツトする。これによ
り、降順ストアのときにCHP３０から転送され
た後半のデータD₁がDR５３のD_U域に、前半のデ
ータD₀がD_L域にセツトされる。

５７と５８はD_L選択タイミング回路で、排他
的OR（EX・OR）回路５９，６０によりD_L域の
アドレスを生成する。すなわち、D_U域には後半
のデータD₁がセツトされ、D_L域には前半のデー
タD₀がセツトされ、アドレスADにはデータD₁の
アドレスがセツトされているが、正規のアドレス
すなわち主記憶１７のBANKに格納されるとき
のアドレスはD₀→D₁の順番であるから、D₁のア
ドレスはD₀よりもバイトアドレスにして８だけ
多くなつている。例えば、主記憶１７のバイトア
ドレス１６〜３１に16バイト・データを格納する
ときは、下図に示すように、D₁の先頭バイトア
ドレスは２４であり、D₀の先頭バイトアドレス
は１６である。

図において、右端がLSBであるので、D₁のバ
イトアドレスが２４のときは、27及び28番目のビ
ツトが“１”になる。D₀のバイトアドレスは、
これよりも８少ない16であるから28番目のビツト
を“１”から“０”にすればよい。16バイト・デ
ータを降順に格納するときは、データD₁の先頭
アドレスは８倍数になり、29〜31番目のビツトは
全て“０”となる。そこで、降順ストアモードの
ときは、29〜31番目のビツトは送らず、０〜28番
目のビツトを送り、28番目の所は“１”になつて
おり８バイト境界が示されている。D_L選択タイ
ミング回路５７又は５８は、フアンクシヨン・コ
ードFCにより16バイト・ストアを検出すると、
第１回目は、D_Uを選択し、ADアドレスに従つて
D_Uを主記憶に格納する。第２回目は、D_Lを選択
すると共に“１”出力をEX・OR回路５９又は
６０に送る。EX・OR回路５９又は６０の他方
の入力は、アドレスADの境界すなわち28番目の
ビツトに接続されている。従つて、降順ストア時
は、EX・OR回路５９又は６０により、D_L域の
アドレスすなわちD₀のアドレスは、D_U域のアド
レスすなわちD₁のアドレスより８バイトだけ少
なくなり、正規のアドレス値が生成される。

６３〜６７はマルチプレクサ（MPX）で、
MPX６３，６４及び６７により主記憶１７をア
クセスするデータ・レジスタDRのデータを選択
し、MPX６６によりそのデータのアドレスを選
択し、MPX６５により前記データ・レジスタ
DRのフアンクシヨン・コードFCを選択する。

以上、CHP３０に関連して説明したが、CPU１
１に対しても同様にして行われ、MPX６５，６
６，６７により選択される。

次に、第１図の16バイト・データを降順に格納
する時の動作を、第２図のタイム・チヤートを参
照して説明する。なお、以下の説明においては、
CHA３１より、CHP３０に16バイト・ストア要
求がなされ、16バイトデータが、CHP３０のDR
３４にセツトされ、主記憶装置５０に転送された
ときDR５３にセツトされる場合を例にとつて、
主記憶１７に対するアクセス動作を説明する。

(1) 16バイト・ストア要求がなされるとき、
CHA３１は16バイト・ストアのフアンクシヨ
ン・コードFCをRPR３３のDR３４のFCにセ
ツトするとともに降順ストア支持を受け取る。
次いで、CHA３１より４バイト・インタフエ
ース・バス経由で送られてくるアドレスADを
DR３４のADに、前半のデータD_0U及びD_0Lを
DR３４のD₀に、後半のデータD_1U及びD_1Lを
DR３４のD₁にそれぞれセツトする。（第２図
）。

(2) リクエスト制御部３７は、DR３４のFC及び
降順ストア指示、AD内容に基づき、MPX３
８及び４０を切換えて、DR３４のフアンクシ
ヨンコードFC、後半のデータD₁のアドレス
ADをRIR３６のFC及びADにセツトする。更
に、データに関しては、最初に後半の８バイト
データD₁をセツトし、TUR４２をONにして、
これらRIR３６及びTUR４２の内容を主記憶
装置５０に転送する。本発明では、後半のデー
タD₁を転送した後、続けて、同じFC，ADで
前半のデータD₀をRIR３６にセツトし、TUR
４２をOFFにして主記憶装置５０に転送する
（第２図）。

従つて、CHP３０は、DR３４にある16バイ
トのデータD₁，D₀を連続して主記憶装置５０
に転送することにより、直ちに、次のデータ処
理に入ることができる。

(3) 主記憶装置５０のRGR５１には、最初CHP
３０から16バイト・ストアを指示するフアンク
シヨン・コードFC、後半のデータD₁のアドレ
スAD及び後半のデータD₁がセツトされ、
TUR５５には、ON信号がセツトされる。こ
れらのデータがポート入力制御部５６により
PPR５２に転送されると、続けてCHP３０よ
り、同じFC，ADで前半のデータD₀がRGR５
１に転送され、TUR５５にOFFがセツトされ
る（第２図）。

(4) ポート入力制御部５６は、RGR５１のFC，
AD及びTUR５５の内容に基づき、TUR５５
がONのときはRGR５１の８バイトデータを
PPR５２内のDR５３のD_U域にセツトし、
TUR５５がOFFのときはRGR５１の８バイト
データをDR５３のD_L域にセツトし、FC及び
ADは、そのままDR５３のFC及びADとして
セツトする。これにより、DR５３のADには
D₁の先頭アドレスが、D_U域には後半のデータ
D₁がD_L域には前半のデータD₀がセツトされる
（第２図）。

(5) DL選択タイミング回路５７は、FCの内容よ
り16バイト・ストアが検出されたときは、最初
の８バイトは、D_U域のデータとADアドレスす
なわち後半のデータD₁とそのアドレスをDR５
３から読み出し（この場合はEX・OR回路５
９は作動しない）、MPX６３，６５，６６及び
６７により、主記憶１７内の所定アドレスの
BANKに後半のデータD₁を格納する（第６図
）。

DL選択タイミング回路５７は、D_U域に引き
続きD_L域すなわち前半のデータD₀をDR５３よ
り読み出す。一方、アドレスについては、
EX・OR回路５９によりアドレスADの28番目
の境界ビツトを反転させたもの、すなわち元の
アドレスADよりバイドアドレスが８だけ少い
D₀のアドレスを生成して、主記憶１７の所定
アドレスのBANKに前半のデータD₀を格納す
る。

(6) 主記憶１７にD_U域及びD_L域すなわち後半の
データD₁及び前半のデータD₀の各データの格
納が完了すると、それぞれ格納完了信号を発生
して、CHP３０に通報する（第６図，）。

この格納完了信号を受けると、CHP３０は
次のデータのアクセス処理に移行する。ロツク
ビツトＬが“０”になつた時点で、16バイトの
全データの主記憶１７への格納が完了している
ので、他の要求元がこのデータをアクセスして
も、データの一貫性が保証される。

本発明の主記憶アクセス方式は、アドレスの降
順にデータが転送されてくる場合にも有効に用い
られる。例えば、磁気テープ装置で逆方向読み取
り操作を行う場合には、アドレスの降順にデータ
が主記憶に格納されなければならない。このと
き、データが８バイトであれば１つのBANKに
１度で格納できるので問題ないが、処理効率を上
げるために16バイト・ストアを行うときには、後
半の８バイトデータを格納した後、前半の８バイ
トデータを格納することが必要である。このよう
な場合に本発明の主記憶アクセス方式によれば、
データの一貫性を保持して、16バイトのデータを
効率よく主記憶のBANKに格納することができ
る。

以上、８バイト単位からなる16バイトのデータ
の主記憶アクセス方式について説明したが、本発
明は、バイト単位が８バイトのもの、全データが
16バイトのものに限定されるものでなく、所定バ
イト数のBANKの複数個にまたがつて格納され
るデータのアクセス方式に用いられるもので、ア
ドレスの降順も、ロツク信号の解除が最終となる
降順であれば、中間の単位データのアドレスの順
位を変更しても差し支えないものである。また主
記憶装置に転送するデータのアドレスの順番は正
規のアドレス順、降順に限定されるものではな
い。

〔発明の効果〕

以上説明したように、本発明によれば、主記憶
装置内にアクセスするデータおよびアクセスする
バンクのうちの１つを示すアドレスを一時格納す
るレジスタを備け、要求元よりアクセス要求を連
続して転送して格納させるようにしたため、前記
レジスタにデータの格納が完了後、直ちに次のア
クセス処理が開始でき、前記レジスタに格納され
たデータは、ロツクビツトを含むデータに対する
バンクアクセスが最後になるようアクセスされる
ので、データの一貫性を保証するができるととも
に、データ処理を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の説明図、第２図は
同実施例の動作を説明するタイム・チヤート、第
３図は主記憶にアクセスしてデータ処理を行うシ
ステムの説明図、第４図は従来の主記憶アクセス
方式の説明図、第５図は主記憶に格納されるデー
タ構成の説明図、第６図は従来の主記憶アクセス
方式のタイム・チヤートである。図中、１０は主記憶装置、１１はCPU、１２
はチヤネル処理装置（CHP）、１３と１４は入出
力制御装置（IOC）、１５と１６は入出力機器
（IO）、１７は主記憶、１８と１９はプライオリ
テイ・ポート・レジスタ（PPR₀，PPR₁）、２０
〜２３はマルチプレクサ（MPX）、２４と２５は
リクエスト・ゲツト・レジスタ（RGR₀，
RGR₁）、２６と２７はポート入力制御部（PIC₀，
PIC₁）、又３０はチヤネル処理装置（CHP）、３
１と３２は入出力チヤネル（CHA）、３３はリク
エスト・ポート・レジスタ（RPR）、３４と３５
はデータ・レジスタ（DR）、３６はリクエス
ト・イン・レジスタ（RIR）、３７はリクエスト
制御部、３８〜４１はマルチプレクサ（MPX）、
４２はタイミング・アツパ・レジスタ（TUR）、
又５０は主記憶装置、５１はリクエスト・ゲツ
ト・レジスタ（RGR）、５２はプライオリテイ・
ポート・レジスタ（PPR）、５３と５４はデー
タ・レジスタ（DR）、５５はタイム・アツパ・
レジスタ（TUR）、５６はポート入力制御部、５
７と５８はD_L選択タイミング回路、５９と６０
は排他的OR回路（EX・OR）、６３〜６７はマ
ルチプレクサ（MPX）をそれぞれ示す。

Claims

【特許請求の範囲】１複数のバンクから構成される主記憶を有する
主記憶装置と、この主記憶への複数の要求を持
ち、各要求元からの主記憶へのアクセス要求が複
数バンクにまたがるとき、アクセスする一連のデ
ータに対するアクセス中であるか否かを示すロツ
クビツトを立て、主記憶へのアクセス操作をバン
ク単位に行なうようにするデータ処理システムの
主記憶アクセス方式において、主記憶装置内に、アクセスする複数バイトの一
連のデータを格納する複数個のレジスタを備け、前記レジスタ内に各要求元よりのデータと、ア
クセスするバンクのうちの１つを示すアドレス
と、を共に格納し、前記レジスタ内に格納されているアドレスよ
り、アクセスするバンク単位のアドレスを作成し
て主記憶にアクセスし、かつ、前記ロツクビツト
を含むデータに対するバンクのアクセスを最後に
行なう、ようにしたことを特徴とする主記憶アクセス方
式。