JPS61165150A

JPS61165150A - 主記憶アクセス方式

Info

Publication number: JPS61165150A
Application number: JP26925784A
Authority: JP
Inventors: Shigeaki Okuya; 茂明奥谷; Takashi Chiba; 隆千葉; Makoto Kimura; 誠木村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-12-20
Filing date: 1984-12-20
Publication date: 1986-07-25
Also published as: JPH0420490B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ処理装置における主記憶アクセス方式
、より詳細には、ＣＰＵ同士、ＣＨＰ（チャネル処理装
置）同士、又はＣＰＵとＣＨＰ等の要求元が、共通の主
記憶域にあるデータを競合してアクセスするときに、各
要求元からのアクセスに対してデータの一貫性を保証し
て主記憶にアクセスする場合、すなわち１つの要求元か
らアクセス中の主記憶のデータが、そのアクセス動作が
終了しない間は該データ域のロソクビ・ノドが“ｌ”に
されており、他の要求元によってアクセスされたとき、
他の要求元は、該ロックピットが１”であることにより
、他の要求元が更新中であることを認識できるようなソ
フトロック方式によって、主記憶にアクセスする場合の
効率を向上させるようにした主記憶アクセス方式に関す
る。

〔従来の技術〕

ＣＰＵ同士、ＣＨＰ同士、又はＣＰＵとＣＨＰ等の要求
元が、主記憶装置内の共通の主記憶域にあるデータを競
合してアクセスする場合は、一方の要求元からの主記憶
に対するアクセス動作が終了しない間に、アクセス中の
主記憶のデータが他方の要求元によってアクセスされる
と、前記一方の要求元がデータのストアを行っていると
きは、他方の要求元によって得られるデータは所望しな
い誤ったものとなる。そこで、共通の主記憶域にあるデ
ア夕に競合が生じる場合、各要求元からの。

゛アクセスに対してデー多の一貫性を保証するような主
記憶アクセス方式が用いられている。

第３図〜第６図は、主記憶にアクセスを行うデータ処理
システム及び従来の主記憶アクセス方式％式％第３図は、主記憶にアクセスを行うデータ処理システム
を示したものである。図において、１０は主記憶装置、
１１はＣＰＵ、１２はチャネル処理装置（ＣＨＰ）で、
ＣＨＰ　１２は入出力チャネル（ＣＨＡ）及びデータ転
送制御部を備えている。

１３と１４は入出力制御装置（ＩＯＣ）、１５と１６は
入出力機器（■０）である。

この構成において、ＣＰＵＩＩは主記憶装置１０にアク
セスしてデータ処理を行う。一方、ＣＨＰ１２は、ＩＯ
Ｉ　５又は１６からの要求をｌ０Ｃ１３又は１４から受
は取ると、主記憶装置１０にアクセスしてデータの転送
を行う。

第４図は、主記憶装置１０の構成を示したちのである。

図において、１７は主記憶で、８バイト構成でデータを
格納する複数のバンク（ＢＡＮＫ）を有している。図に
４個のＢ　Ａ　Ｎ　Ｋ　ｏ〜ＢＡＮＫ３が示されている
。１８はプライオリティ・ポート・レジスタ（ＰＰＲｏ
）で、内部にファンクション・コードＦＣ及びアドレス
ＡＩ）がセントされるファンクション・アドレス・レジ
スタ（Ｆ　ＣＡＤｏ）及びデータがセットされるデータ
・レジスタ（ＤＲｏ）を有し、ＣＰＵＩ　１がらのり多
エスト・データがセットされる。１９もプライオリティ
・ボート・レジスタ（ＰＰＰ＋）で、内部にファンクシ
ョン・コードＦＣ及びアドレスＡＤがセントされるファ
ンクション・アドレス・レジスタ（ＦＣＡＩｈ）及びデ
ニタがセットされるデータ・レジスタ（ＤＲ＋、）を有
し、ＣＨＰ１２からのリクエスト・データがセットされ
る。ＤＲｏ及びＤＲｌは、いずれも１６バイト構成で、
前半のｉバイトデータ域Ｄｕと後半の８バイトデータ域
ＤＬに分けられ、読み出されたデータはそれぞれ主記憶
１７のＢ　Ａ　Ｎ　Ｋ　ｏ　”　Ｂ　Ａ　Ｎ　Ｋ　３に
８バイト単位のインクリープ形式で格納される。２０〜
２３はマルチプレクサ（ＭＰＸ）で、ＭＰＸ２０及び２
１はデータ域Ｄｏとデータ域ＤＬの一方を選択し、ＭＰ
’Ｘ２２はＰＰ’Ｒｏ’１８とＰＰＲ＋’１９の一方を
選択し、ＭＰＸ２３はＦＣＡＤｏとＦＣＡＤ＋の一方を
選択し、ＤＲｏ及びＤ　Ｒｌ　のそれぞれのデータ域Ｄ
ｕ及びＤＬのデータを各アドレスに従ってＢ　Ａ　Ｎ　
Ｋ　ｏ　＝　Ｂ　Ａ　Ｎ　Ｋ　３のいずれかに格納する
。２４及び２５はリクエスト・ゲント・レジスタ（ＲＧ
Ｒｏ　　、ＲＧＲ＋’）で、ＣＰＵＩ　１及びＣＨＰ１
２から転送されてくるファンクション・コードＦＣ及び
アドレスＡＤとデータが一時セソトされる。２６及び２
７はポート入力制御部（ＰＩＣｏ’、ＰＴＣ＋）で、Ｐ
　Ｇ　ＲｏのデータをＦＣＡＤｏ及びＤ　Ｒｏに、ＲＧ
Ｒ＋のデータをＦＣＡＤｌ及びＤ　Ｒ１に転送する制御
を行う。

第５図は、呈妃憶１７に格納されるデータの構成を示し
たものである。全体は１６バイト（０〜１２７ビツト）
のデータであるが、８バイトの各ＢＡＮＫに格納するた
め、前半の８バイトデータＤｏと後半の８バイトデータ
Ｄ１からなっている。

ＣＨＰ１２の入出力チャネルＣＨＡからは４バイトのイ
ンフッニスバスで転送されるので、データＤｏ及びＤｌ
は４バイト単位のデータＤＯＬ’、Ｄｏ　ｕ及びＤ＋　
Ｌ　、Ｄ＋　ｕｃｆ分けて転送される。前半のデータＤ
ｏの先頭にロック・バイトが設けられ、その先頭ビット
にロック信号としてロックビットＬが記入される。ロッ
クビットＬが′０”のとき、すなわちロック信号が解除
きれたときは、そのデータは更新中でないことを示すの
で各要求元はこのデータを使用することができる。ロッ
クビットＬが“１″のときは、そのデータは更新中であ
ることを示すので、各要求元は、このデータをアクセス
することができない。

このデータを主記憶１７の各ＢＡＮＫに格納する場合、
８バイト単位のインクリープ形式で格納されるが、前半
のデータＤｏが格納されるときに先頭のロックビットＬ
を“０″にセットしておく。

しかるに、８バイト単位のインタリーブ形式でデータが
各１３ＡＮＫに格納されるので、前半のデータＤｏが１
つのＢＡＮＫに格納されてから、後半のデータＤ１が次
のＢＡＮＫに格納されるまでに時間的間隔がある。この
ため、１つの要求元が前半のデータＤｏの書き込みを終
り、後半のデータＤ１の書き込みをまだ行っていない時
点で他の要求元が同じデータ域に対してフェッチ要求を
すると、そのロックビットしは既に“Ｏ”になっている
ので、書き込みが終了して使用中でなくなったと判断し
て後半のデータＤ１も含めて読み出が行われ、一貫性の
ない誤ったデータが読み出されることになる。

そこで、従来の主記憶アクセス方式では、データの書き
込みを行う場合、最初に後半のデータＤ】を書き込み、
次に前半のデータＤｏを書き込むようにすることにより
前半のデータＤＯの書き込みが終りロックビットが“０
”になったときには全データの書き込みが終了している
と認識できるアクセス方式が用いられている。

第６図はこの従来の主記憶アクセス方式のタイム・チャ
ートを、Ｃ８Ｆ１８から主記憶１７をアクセスする場合
を例にとって説明したものである。

Ｃ８Ｆ１８は、入出力チャネルＣＩＡからファンクショ
ンコードＦＣ，降順ストア指示、アドレスＡＤ及びデー
タ（前半のデータＤｏ　　、後半のデータＤ＋）が転送
されてくると、図示しないリクエスト・ポート・レジス
タ（ＲＰＲＣＨ主記憶装置１０のＰＰＰ＋１９と同様な
構成である）にセントする。入出力チャネルＣＨＡから
のデータ転送は４バイト単位で行われるので、８バイト
のデータＤｏ及びＤｌは、それぞれ４バイトのり。

ＬｙＤｏｕ及びＤ＋Ｌ、Ｄ＋ｕに分けて転送される（第
６図■）。

ファンクション・コードＦＣには、主記憶１７に対する
アクセスが、８バイト・フェッチ、８バイト・ストア、
１６バイト・フェソ、チ、１６バイト・ストア等のいず
れであるかを識別する情報が記入される。第４図〜第６
図の場合は、８バイト単位でＣ８Ｆ１８及びＣＰＵＩ　
１と主記憶装置１０間のデータ転送が行われ、主記憶１
７の各ＢＡＮＫに８バイト単位で格納されるので、８バ
イト・ストア・リクエストが記入される。

主記憶装置１０にデータを転送するときは、最初、ファ
ンクションコードＦＣ及びアドレスＡＤと後半のデータ
Ｄ１が、ＣＨＰ１２内の図示しないリクエスト・イン・
レジスタ（ＲＩＲＣＨ１主記憶装置１０におけるＲＧＲ
ｌ　２５と同様な構成である）にセットされる（第６図
■）。

ＣＨＰ　１２（７）ＲＩ　ＲＣＨから転送されたＦＣ。

ＡＤ及びＤ＋の各データは、　主記憶装置１ｏ内のＲＧ
Ｒｌ　２５に一時セットされる（第６図■）。

ＲＧＲ＋２５のファンクション・コードＦ、Ｃ及び７Ｆ
ｔｚ、２．ＡＤは、ＰＩＣ＋２７によりＦｃＡＤｌにセ
ットされ、データＤ１はデータ・レジスタＤＲ＋　ＯＤ
ｕ域にセットされる（第６図■）。

ＭＰＸ２１．２２，２３により、ＦＣＡＤ＋のアドレス
に従って、所定のＢＡＮＫに８バイトの後半データＤ１
を格納する（第６図■）６データＤ１の格納が終了する
と、格納完了信号をＣＨ’Ｐ１２に通知する（第６図■
）。

Ｃ８Ｆ１８は、この格納完了信号を受けると、前半のデ
ータＤｏを、前述の後半のデータＤ１と同様な手順で主
記憶装置１０に転送し、主記憶１７の所定アドレスのＢ
ＡＮＫに格納する（第６図■〜０）。

前半のデータＤｏの格納が完了すると、格納完了信号を
発生してＣ８Ｆ１８に通知する（第６図＠〜０）。

このようにすることにより、１つの要求元から主記憶１
７へのデータ・ストア処理が行われているときに、それ
が完了する前に他の要求元が同じデータ域をアクセスし
ても、該データ域が更新中であることを他の要求元は認
識することができる。

しかしながら、この主記憶アクセス方式においては、後
半のデータＤ１格納後、前半のデータＤＯの格納が完了
するまで、次のデータの処理が待たされるので、データ
処理効率が低下するという問題があった。

〔発明が解決しようとする問題点〕

従来の主記憶アクセス方式は、ストアされるデータが主
記憶の複数のＢ　Ａ、Ｎ　Ｋにまたがる場合、最後に行
われるロックビットを有するデータ部分の格納が終了す
るまで、次のデータ処理が待たされ、特に次のＢＡＮＫ
に格納する間に優先順位の高い要求元からアクセスがあ
るとそのアクセスが終了するまで待たされるので、デー
タ処理効率が低いという問題があった。

〔問題点を解決するための手段〕

本発明は、従来の主記憶アクセス方式における前述の問
題点を解消し、各要求元からのアクセスに対してデータ
の一貫性を保証し、かつデータ処理効率の良好な主記憶
アクセス方式を提供するもので、そのための手段として
、複数のバンクから構成される主記憶とを有する主記憶
装置と、この上記す、ａへの複数の要求元を持ち、各要
求元からの上記ｆ、ａへのアクセス要求が複数のバンク
にまたがるとき、主記憶へのアクセス操作をバンク単位
に行うようにするデータ処理システムの主記憶アクセス
方式において、要求元は複数のバンクにまたがるアクセ
ス要求を連続して主記憶装置に転送し、主記憶装置は、
主記憶の共通データ域の使用の可否を指示するロックビ
ットを含むバンクへのアクセスが最終となるアドレスの
降順で主記憶へバンク単位でアクセスするように構成し
たものである。

〔作用〕

複数のバンクから構成されアクセス操作がバンク単位で
行われる主記憶へ複数の要求元がアクセス要求をし、各
要求元からのアクセス要求が複数のバンクにまたがると
き、要求元は、複数のバンクにまたがるアクセス要求を
連続して主記憶装置に転送する。主記憶装置は、要求元
から転送されたアクセス要求をロックビットを含むバン
クへのアクセスが最終となるアドレスの降順でもって、
バンク単位で主記憶へアクセスする。最終アドレスのア
クセスが完了するとロックビットが解除されたデータが
格納されており、他の要求元はこのアクセス域にアクセ
スしたときに、該データが使用可能であると認識できる
。また１つの要求元がアクセス要求を転送した後は、次
のアクセス要求を主記憶装置に転送することが可能にな
る。

〔実施例〕

本発明の実施例を図面を参照して詳細に説明する。

第１図は本発明の一実施例の説明図、第２図は同実施例
の動作を説明するタイム・チャー１・である。なお、第
３図のデータ処理システムの構成、第４図における主記
憶１７の構成及び第５図のデータ構成は本発明の実施例
に共通するので、以下に述べる本発明の一実施例の説明
においても、これらの図面及び構成が適宜参照される。

第１図において、鎖線で囲まれた３０はＣＨＰ。

５０は主記憶装置で、それぞれ第３図のＣＨＰＩ２及び
主記憶装置１０に当る。

ＣＨＰ３０において、３１と３２は入出力チャネル（Ｃ
ＨＡ）で、ｌ０Ｃ１３及び１４との間のデータ転送制御
を行う。３３はリクエスト・ポート・レジスタ（ＲＰＲ
）で、ＣＨＡ３１すなわち１０Ｃ１３から転送されたア
ドレスやデータ等がセントされるデータ・レジステ３４
（ＤＲ３４）及びＣＨＡ３２ずなわちＴＯＣ１４から転
送されたアドレスやデータ等がセントされるデータ・し
ジスタ３５　　（ＤＲ３５）を有している。ＤＲ３４及
び３５は同じデータ構成になっており、ファンクション
コード（ＦＣ）、アドレス（ＡＤ）、前半の８バイトデ
ータＤｏ及び後半の８バイトデータＤ１からなる１６バ
イトデータがセットされる。

データＤｏ及びＤｌの構成は第５図に示される構成にな
っている。すなわち、各ＣＨＡがらは４バイトのインタ
フェース・バス経由でデータが転送されてくるので、前
半のデータＤｏ及び後半のデータＤ＋　は、それぞれ４
バイト単位のＤＯＬ、ＤＱｕ及びＤ＋　Ｌ　、Ｄ（ｕに
分けてセットされる。

入出力チャネル（ＣＨＡ）が主記憶の共通データ域にデ
ータを格納するときのデータＤｏすなわちデータＤｏｕ
の先頭ビットには、ロック信号としてロックビットＬが
記入される。

３６はリクエスト・イン・レジスタ（ＲＩ　Ｒ）で、フ
ァンクションコードＦＣ、アドレスＡＤ及び８バイトの
前半又は後半のデータがセットされる。３７はリクエス
ト制御部で、マルチプレクサ（ＭＰＸ）３８〜４１を制
御することにより、ＤＲ３４及び３５の一方を選択し、
更に、選択されたデータ・レジスタＤＲにつきそのＦＣ
，ＡＤとデータＤｏ、Ｄｓの一方を選択してＲＩＲ３６
にセットする。

ファンクション・コードＦＣには、８バイト・フェッチ
、１６バイト・フエ・ソチ、８ノＮイト・ストア、１６
バイト・ストアが記入される。

４２はタイミング・アッパ・レジスタ（ＴＵＲ）で、１
６バイト・データを転送するときに使用され、通常の昇
順ストアの場合は、前半の８ノ＼イトデータＤｏを転送
するときは、リクエスト制御部３７によりパＯＮ”が記
入され、後半の８ノ＼イトデータＤ、を転送するときは
’ＯＦＦ”が記入される。降順ストアの場合は、後半の
８バイトデータＤ１を転送するときは、リクエスト制御
部３７により’ＯＮ”が記入され、前半の８ツマイトデ
ータＤｏを転送するときは、“’ＯＦＦ”が記入される
。

降順ストア時は、アドレスＡＤとして後半データＤ１の
先頭アドレスが送られる。

次に、主記憶装置５０において、５１はリクエスト・ゲ
ント・レジスタ（ＲＧＲ）で、ＣＨＰＩ２から転送され
たＦＣ−ＡＤ及び８バイトのデータを一時セントする。

５２はプライオリティ・ボート・レジスタ（Ｐ　Ｐ　Ｒ
）で、同一構造のデータ・レジスタ（ＤＲ）５３及び５
４を有し、ＣＨＰ　１２から転送されたＦＣ，ＡＤ及び
１６バイトのデータをセットする。１６バイトのデータ
は、８バイト単位でデータ・アッパ域（Ｄｕ）及びデー
タ・ローア域（Ｄし）にセットされる。データ・レジス
タをＤＲ５３及び５４と２組備えることにより、２チヤ
ンネルのデータを並列に処理することができる。以下の
説明では、ＤＲ５３にプライオリティがあるものとする
。

５５はタイム・アッパ・レジスタ（ＴＵＲ）で、ＣＨＰ
１２のＴＵＲ３８から転送された１６バイト・データを
転送するときのＯＮ又はＯＦＦ信号をセットする。５６
はポート入力制御部で、ＴＵＲ５４がＯＮのときは、Ｒ
ＧＲ５１にセットされた８バイトのデータをＤｕ域にセ
ットし、ＯＦＦのときは８バイトのデータをＤＬ域にセ
・ノドする。

これにより、降順ストアのときにＣｌ１Ｐ１２から転送
された後半のデータＤ１がＤＲ５３のＤｕ域に、前半の
データＤｏがＤＬ域にセットされる。

５７と５８はＤＬ選択タイミング回路で、排他的ＯＲ（
ＥＸ・ＯＲ）回路５９，６０によりＤＬ域のアドレスを
生成する。すなわち、Ｄｕ域には後半のデータＤ１がセ
ットされ、ＤＬ域には前半のデータＤｏがセットされ、
アドレスＡＤにはデータＤ１のアドレスがセットされて
いるが、正規のアドレスすなわち主記憶１７のＢＡＮＫ
に格納されるときのアドレスはＤｏ＝Ｄｔの順番である
から、ＤｌのアドレスはＤＯよりもバイトアドレスにし
て８だけ多くなっている。例えば、主記憶１７のバイト
アドレス１６〜３１に１６バイト・データを格納すると
きは、下図に示すように、Ｄ、の先頭ハイドアドレスは
２４であり、ＤＯの先頭バイトアドレスは１６である。

０１２　２２’　２３２４２５２６２７２８２９３０３
１図において、右端がＬＳＢであるので、Ｄｌのバイト
アドレスが２４のときは、２７及び２８番目のビットが
１”になる。Ｄｏのバイトアドレスは、これよりも８少
ない１６であるから２８番目のビットを“１”から“０
”にすればよい。１６バイト・データを降順に格納する
ときは、データＤ＋　の先頭アドレスは８の倍数になり
、２９〜３１番目のビットは全て“０″となる。そこで
、降順ストアモードのときは、２９〜３１番目のピント
は送らず、Ｏ〜２８番目のビットを送り、２８番目の所
は“１゛になっており８ハイド境界が示されている。Ｄ
Ｌ選択タイミング回路５７　（又は５８）は、ファンク
ション・コードＦＣにより１６バイト・ストアを検出す
ると、第１回目は、Ｄｕを選択し、ＡＤアドレスに従っ
てＤｕを主記憶に格納する。第２回目は、ＤＬを選択す
ると共に“１”出力をＥＸ・ＯＲ回路５９（又は６０）
に送る。ＥＸ・ＯＲ回路５９　（又は６０）の他方の入
力は、アドレスＡＤの境界すなわち２８番目のビットに
接続されている。従って、降順ストア時は、ＥＸ　−Ｏ
Ｒ回路５９　（又は６０）により、ＤＬ域のアドレスす
なわちＤｏのアドレスは、ＤＬ域のアドレスすなわちＤ
ｌのアドレスより８バイトだけ少くなり、正規のアドレ
ス値が生成される。

６３〜６７はマルチプレクサ（ＭＰＸ）で、ＭＰＸ６３
，６４及び６７により主記憶１７をアクセスするデータ
・レジスタＤＲのデータを選択し、ＭＰＸ６６によりそ
のデータのアドレスを選択し、ＭＰＸ６５により前記デ
ータ・レジスタＤＲのファンクション・コードＦＣを選
択する。

以上、ＣＨＰ１２に関連して説明したが、ＣＰＵ１ｌに
対しても同様にして行われ、ＭＰＸ６り。

６６．６７により選択される。

次に、第１図の１６バイト・データを降順に格納する時
の動作を、第２図のタイム・チャートを参照して説明す
る。なお、以下の説明においては、ＣｌＡ３１より、Ｃ
ＨＰ１２に１６バイト・ストア要求がなされ、１６バイ
トデータが、ＣＨＰＩ２のＤＲ３４にセントされ、主記
憶装置５０に転送されたときＤＲ５３にセットされる場
合を例にとって、主記憶１７に対するアクセス動作を説
明する。

（１１１６バイト・ストア要求がなされるとき、ＣｌＡ
３１は１６バイト・ストアのファンクション・コードＦ
ＣをＲＰＲ３３のＤＲ３４のＦＣにセットするとともに
降順ストア支持を受は取る。次いで、ＣｌＡ３１より４
バイト・インタフェース・バス経由で送られてくるアド
レスＡＤをＤＲ３４のＡＤに、前半のデータＤ’ｏｕ及
びＤＯＬをＤＲ３４のＤｏに、後半のデータＤ１　ｕ及
びＤＩＬをＤＲ３４のＤｌにそれぞれセットする（第２
図■）。

（２）　　リクエスト制御部３７は、ＤＲ３４のＦＣ及
び降順ストア指示、ＡＤ内容に基づき、ＭＰＸ３８及び
４０を切換えて、Ｉ）Ｒ３４のファンクションコードＦ
Ｃ，後半のデータＤ１のアドレスＡＤをＲＩＲ３６のＦ
Ｃ及びＡＤにセットする。更に、データに関しては、最
初に後半の８バイトデータＤ】をセットし、ＴＵＲ３Ｂ
を０Ｎにして、これらＲＩＲ３６及びＴＵＲ３８の内容
を主記憶袋Ｗ５０に転送する。本発明では、後半のデー
タＤ＋を転送した後、続けて、同じＦＣ，ＡＤで前半の
データＤｏをＲＩＲ３’６にセットし、ＴＵＲ３８をＯ
ＦＦにして主記憶装置５０に転送する〈第２図■）。

従って、ＣＨＰ１２は、Ｄ　Ｒ３’４にある１６バイト
のデータＤ＋、Ｄｏを連続して主記憶装置５０に転送す
ることにより、直ちに、次のデータ処理に入ることがで
きる。

（３）主記憶装置５０のＲＧＲ５１には、最初ＣＨＰ１
２から１６バイト・ストアを指示するファンクション・
コードＦＣ，後半のデータＤ１のアドレスＡＤ及び後半
のデータＤ１がセントされ、ＴＵＲ５５には、ＯＮ信号
がセットされる。

これらのデータがポート入力制御部５６によりＰＰＲ５
７に転送されると、続けてＣＨＰ１２より、同じＦＣ，
ＡＤで前半のデータＤｏＡ＜ＲＧＲ５１に転送され、Ｔ
ＵＲ５５にＯＦＦがセットされる（第２図■）。

（４）ポート入力制御部５６は、ＲＧＲ５１のＦＣ。

ＡＤ及びＴＵＲ５５の内容に基づき、ＴＵＲ５５がＯＮ
のときはＲＧＲ５１の８バイトデータをＰＰＲ５２内の
ＤＲ５３のＤｕ域にセラ１−シ、ＴＵＲ５’５がＯＦＦ
のときはＲＧＲ５１の８バイトデータをＤＲｌ）３のＤ
Ｌ域にセットし、ＦＣ及びＡＤは、そのままＤＲ５３の
ＦＣ及びＡＤとしてセットする。これにより、ＤＲ５３
のＡＤにはＤｌの先頭アドレスが、Ｄｕ域には後半のデ
ータＤ１が、ＤＬ域には前半のデータＤＯがセットされ
る（第２図■）。

（５１ＤＬ選択タイミング回路５７は、ＦＣの内容より
１６バイト・ストアが検出されたときは、最初の８バイ
トは、Ｄｕ域のデータとＡＤアドレスすなわち後半のデ
ータＤ１とそのアドレスをＤＲ５３から読み出しくこの
場合はＥＸ・ＯＲ回路５９は作動しない）、ＭＰＸ６３
，６５゜６６及び６７により、主記憶１７内の所定アド
レスのＢＡＮＫに後半のデータＤ１を格納する（第６図
■）。

Ｄ　Ｌ選択タイミング回路５７は、Ｄｕ域に引き続きＤ
ｕ域すなわち前半のデータＤｏをＤＲ５３より読み出す
。一方、アドレスについては、ＥＸ・ＯＲ回路５９によ
りアドレスＡＤの２８番目の境界ビットを反転させたも
の、すなわち元のアドレスＡＤよりバイトアドレスが８
だけ少いＤｏのアドレスを生成して、主記憶１７の所定
アドレスのＢＡＮＫに前半のデータＤｏを格納する。

（６）主記憶１７にＤｕ域及びＤｕ域すなわち後半のデ
ータＤ１及び前半のデータＤｏの各データの格納が完了
すると、それぞれ格納完了信号を発生して、ＣＨＰ１２
に通報する（第６図■。

■）。

この格納完了信号を受けると、ＣＨＰ１２は次のデータ
のアクセス処理に移行する。ロックピッｌ−Ｌがパ０”
になった時点で、１６バイトの全データの主記憶１７へ
の格納が完了しているので、他の要求元がこのデータを
アクセスしても、データの一貫性が保証される。

本発明の主記憶アクセス方式は、アドレスの降順にデー
タが転送されてくる場合にも有効に用いられる。例えば
、磁気テープ装置で逆方向読み取り操作を行う場合には
、アドレスの降順にデータが主記憶に格納されなければ
ならない。このとき、データが８バイトであれば１つの
ＢＡＮＫに１度で格納できるので問題ないが、処理効率
を上げるために１６バイト・ストアを行うときには、後
半の８バイトデータを格納した後、前半の８バイトデー
タを格納することが必要である。このような場合に本発
明の主記憶アクセス方式によれば、データの一貫性を保
持して、１６バイトのデータを効率よく主記憶のＢＡＮ
Ｋに格納することができる。

以上、８バイト単位からなる１６バイトのデータの主記
憶アクセス方式について説明したが、本発明は、バイト
単位が８バイトのもの、全データが１６バイトのものに
限定されるものでなく、所定バイト数のＢＡＮＫの複数
個にまたがって格納されるデータのアクセス方式に用い
られるもので、アドレスの降順も、ロック信号の解除が
最終となる降順であれば、中間の単位データのアドレス
の順位を変更しても差し支えないものである。また主記
憶装置に転送するデータのアドレスの順番は正規のアド
レス順、降順に限定されるものではない。

〔発明の効果〕

以上説明したように、本発明によれば、全データを連続
して主記憶装置に転送し、主記憶装置はロック信号の解
除が最終となるアドレスの降順でデータを主記憶に格納
するようにしたので、各要求元からのアクセスに対して
データの一貫性を保証することができるとともに、デー
タ処理効率を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の説明図、第２図は同実施例
の動作を説明するタイム・チャート、第３図は主記憶に
アクセスしてデータ処理を行うシステムの説明図、第４
図は従来の主記憶アクセス方式の説明図、第５図は主記
憶に格納されるデー夕構成の説明図、第６図は従来の主
記憶アクセス方式のタイム・チャートである。図中、１０は主記憶装置、１１はＣＰＵ、１２はチャネ
ル処理装置（ＣＨＰ）　、１３と１４は入出力制御装置
（ＩＯＣ）、１５と１６は入出力機器（Ｔｏ）、１７は
主記憶、１８と１９はプライオリティ・ポート・レジス
タ（ＰＰＲｏ　　、ＰＰＰ＋）、２０〜２３はマルチプ
レクサ（ＭＰＸ）、２４と２５はリクエスト・ゲント・
レジスタ（ＲＧＲｏ　　、ＲＧＲ＋　）　、２６と２７
はポート入力制御部（Ｐ　Ｉ　Ｃｏ　　、　Ｐ　Ｉ　Ｃ
＋　）　、又３０はチャネル処理装置（ＣＨＰ）　、３
１と３２は入出力チャネル（ＣＨＡ）　、３３はリクエ
スト・ボート・レジスタ（ＲＰＲ）　、３４と３５はデ
ータ・レジスタ（ＤＲ）、３６はリクエスト・イン・レ
ジスタ（ＲＩＲ）、３７はリクエスト制御部、３８〜４
１はマルチプレクサ（ＭＰＸ）　、４２はタイミング・
アッパ・レジスタ（ＴＵＲ）　、又５０は主記憶装置、
５１はリクエスト・ゲント・レジスタ（ＲＧＲ）、５２
はプライオリティ・ボート・レジスタ（ＰＰＲ）　、５
３と５４はデータ・レジスタ（ＤＲ）、５５はタイム・
ア・ソバ・レジスタ（ＴＵＲ）、５６はボート入力制御
部、５７と５８はＤＬ選択タイミング回路、５９と６０
は排他的ＯＲ回路（ＥＸ−ＯＲ）　、６３〜６７はマル
チプレクサ（ＭＰＸ）をそれぞれ示す。

Claims

【特許請求の範囲】

複数のバンクから構成される主記憶を有する主記憶装置
と、この主記憶への複数の要求元を持ち、各要求元から
の主記憶へのアクセス要求が複数のバンクにまたがると
き、主記憶へのアクセス操作をバンク単位に行うように
するデータ処理システムの主記憶アクセス方式において
、要求元は複数のバンクにまたがるアクセス要求を連続
して主記憶装置に転送し、主記憶装置は、アドレスの昇
順又は降順で主記憶へバンク単位でアクセスするように
したことを特徴とする主記憶アクセス方式。