JPH0425582B2

JPH0425582B2 -

Info

Publication number: JPH0425582B2
Application number: JP57184553A
Authority: JP
Inventors: Koichiro Omoda; Shunichi Torii; Shigeo Nagashima; Yasuhiro Inagami; Takayuki Nakagawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-10-22
Filing date: 1982-10-22
Publication date: 1992-05-01
Also published as: DE3338345A1; DE3338345C2; GB2130767B; US4825361A; GB2130767A; JPS5975365A; GB8327931D0

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はベクトル演算を高速に実行可能なベク
トルプロセツサに関し、特に、ベクトルレジスタ
へのベクトルデータの書込みおよび読出し制御を
簡略化し高速に処理するベクトルプロセツサに関
する。

〔従来技術〕

第１図はベクトルプロセツサにおけるベクトル
演算のようすを示したものである。

図中、１００は主記憶装置、２００はベクトル
レジスタ群、２００−１〜２００−ｎは各々ｍ要
素で厚生されるベクトルレジスタ、３００は演算
器である。本図は、ｌ要素から成るベクトルデー
タＡ（１−ｌ）、Ｂ（１−ｌ）を主記憶装置１０か
ら、一旦、各々ベクトルレジスタ２００−１，２
００−２へ読出し、更にこれらのデータを演算器
３００に入力させ必要な演算を施し、この演算結
果をベクトルレジスタ２００−３を経由して主記
憶装置１００のベクトルデータＣ（１−ｌ）に書
込む処理を示している。

この場合、主記憶装置１００に格納されている
ベクトルデータをベクトルレジスタに読出して演
算するとき従来技術では次のような問題点が生ず
るが、これを第２図を用いて説明する。

第２図に於て、１００は主記憶装置、２００−
１はベクトルレジスタである。ベクトルレジスタ
の各要素のデータ巾を８バイト、主記憶装置から
のベクトルデータの読出しおよび書込みのデータ
巾を８バイト、主記憶装置上でのベクトルデータ
のアドレス付けをバイト単位と仮定する。また、
ベクトルデータは次のようなアドレス形式で主記
憶装置上に格納されるものとする。即ち、先頭要
素（第１番目の要素）のアドレスは指定される
が、２番目以降の要素のアドレスは前要素からの
増分値（インクリメント値と呼ぶことにし、バイ
ト単位で指定）で指定するものとする。

図中、ａとｂは、各要素のデータ巾が８バイト
で構成されるベクトルデータを主記憶装置１００
からベクトルレジスタ２００−１に読出し、さら
にこの読出しデータを演算器３００へ入力する様
子を示している。ａではベクトルデータのインク
リメント値は８であり、主記憶装置１００には連
続して格納されており、ｂではインクリメント値
が16であるため非連続となり１つおきに格納され
ている。いずれにしても、ａとｂではデータを操
作（例えばシフト等の演算）なしで演算器へ規則
正しく供給できる。

ｃとｄは、各要素のデータ巾が４バイトで構成
されるベクトルデータの場合の様子を示してい
る。ｃでは、インクリメント値が４であり、主記
憶装置には連続して格納されている。このため、
主記憶装置から２要素分をまとめて読出す方式が
採用されているが、この方式では例えば図中に示
す如く、ベクトルデータの第１と第２の要素がベ
クトルレジスタの第１要素の左右の半分づつに読
出される。また、ｄではインクリメント値が20で
あり、図中に示すように奇数番要素ではベクトル
レジスタの各要素の左半分に、また偶数要素では
右半分に有効な４バイトデータが読出される。

このように、ｃとｄの場合にベクトルレジスタ
に読出されたデータを要素番号の低い順に、かつ
左づめにして演算器へ入力させるためには、 ●ベクトルレジスタの読出しカウンタの更新が、
４バイトデータでかつアドレス連続ケースと、
それ以外のケースで異なりカウンタ更新が複雑
化する。

●４バイトデータの場合、ベクトルレジスタの１
要素の８バイトデータに、有効な４バイトデー
タが２個詰まつているか、あるいは１個である
か、右半分があるいは左半分にあるのかを表示
する情報がベクトルレジスタ制御部に必要であ
り、更に４バイトデータを切出す回路が必要と
なりベクトルレジスタ制御部が複雑化する。

という問題点があつた。

〔発明の目的〕

従来は、ベクトルレジスタから演算器へデータ
を転送する間に上述したようなデータ操作を行な
つていたが、このデータ操作を第３図に示すよう
に主記憶装置から読出してベクトルレジスタに格
納する以前に行なうようにして、ベクトルレジス
タ制御部を簡略化し、ベクトルレジスタへの書込
み及び読出しを高速化することにある。

〔実施例〕

以下実施例により本発明を詳細に説明する。第
４図は、本発明の実施例を示す構成図である。図
中、１はベクトル命令制御回路、２はアドレスレ
ジスタ群、３はインクリメントレジスタ群、４は
インクリメント値が４であるかどうかを検出する
検出回路、５はアドレス境界が４バイトかどうか
を検出する検出回路、７はリクエスト発行制御回
路、８はリクエスト発行レジスタ、９はオーダレ
スジスタ、１０はアドレス発生回路、１１はアド
レスレジスタ、１２はプライオリテイ回路、１３
はMS起動レジスタ、１４はオーダレジスタ、１
５はアドレスレジスタ、１６はアドバンスレジス
タ、１７はオーダレジスタ、１８はデータレジス
タ、１９はデータ変換制御回路、２０は書込み指
示レジスタ、２１は書込み終了指示レジスタ、２
２はデータレジスタ、２３はベクトルレジスタ書
込み回路、１００は主記憶装置、２００−１〜２
００−ｎはベクトルレジスタ、ｌ０〜ｌ２７，ｌ
２８−１〜ｌ２８−ｎ，ｌ２９〜ｌ３４は信号線
である。

第４図を用いて、最初に、第２図ａで示したベ
クトルデータＡ（１−５）を主記憶装置１００か
ら読出してベクトルレジスタ２００−１に書込む
動作を記す。ベクトル命令制御回路１は信号線ｌ
２，ｌ２９を介して、それぞれリクエスト発行制
御回路７、ベクトルレジスタ書込み回路２３に起
動信号を転送する。同時に、信号線ｌ１を介して
処理要素数を、信号線ｌ３２を介して、ベクトル
データの各要素のデータ巾をリクエスト発行制御
回路７へ転送する。このデータ巾は、ｌ３４を介
して主記憶装置１００から読出したベクトル命令
を解読して得られ、４バイト巾のベクトルデータ
を指定する命令のとき信号線ｌ３２が１となり、
８バイト巾を指定するとき０となる。第２図ａの
例では８バイト巾命令のためｌ３４は１となる。
また、信号線ｌ３０を介して読出しデータを格納
するベクトルレジスタ番号（２００−１）をベク
トルレジスタ書込み回路２３に転送する。さら
に、主記憶装置１００に格納されているベクトル
データの先頭要素のアドレスを保持しているアド
レスレジスタ群２と、隣合う要素間の増分値を保
持するインクリメントレジスタ群３の中から信号
線ｌ０で指定されるレジスタ番号のものを選択し
てアドレス発生回路１０に転送する。このアドレ
ス発生回路１０への転送と同時に、先頭要素のア
ドレスを検出回路５に入力し、アドレス境界が４
バイトかどうかを検出し、リクエスト発行制御回
路７へ転送する。本例では、先頭アドレスが0100
（但し、16進表示）であり、４バイト境界でない
ため検出回路５より信号線ｌ１０を介して０を転
送する。また、増分値を検出回路４に入力し、値
が４かどうかを検出して、４であれば１，４以外
であれば０を出力し、信号線ｌ６を介してリクエ
スト発生制御回路７へ転送する。本例の増分値は
８のため、信号線ｌ６には０が出力される。

上記の前処理が終了すると、主記憶装置１００
からの読出し動作を開始するが、この場合の処理
手順を第６図ａのタイムチヤートを参照しながら
以下に述べる。なお、ここでは便宜的に、ベクト
ルデータＡ（１〜５）の各要素に対して信号線ｌ
１１を介してリクエスト発行レジスタ８からプラ
イオリテイ回路１２に読出しを要求するためのリ
クエストが発行されるが、第１要素のリクエスト
が発行される時間を第１サイクルとする。第１サ
イクルには、第１要素のリクエスト発行と同時
に、信号線ｌ１２を介してオーダレジスタ９から
プライオリテイ回路１２へリクエストオーダが、
信号線ｌ１４を介してアドレスレジスタ１１から
プライオリテイ回路１２へ読出しアドレスが送出
される。ここで、リクエストオーダとして例えば
第５図に示すような構成を考える。

５ビツトで構成され、ビツト０はリクエスト番
号を指定する。第４図の上側に破線で囲んだ部分
をリクエストと呼ぶことにし、このようなリクエ
スタを複数設ける場合が考えられ、これらを番号
付けする。本構成ではリクエスタ０と１を用い、
リクエスタ０を読出し専用、リクエスタ１を書込
み専用とする。ここでは、リクエスタ０を使用す
るため、ビツト０は０となる。ビツト１は、ベク
トルデータのデータ巾を指定し、８バイト巾を指
定する命令のとき０，４バイト巾を指定する命令
のとき１となる。

ここで、第２図ａではデータ巾が８バイトのた
め、ビツト１は０となるビツト２，３はデータ有
効／無効を示す。主記憶装置１００を１回アクセ
スするときのデータ巾は８バイトであるため、１
要素のデータ巾が４バイトのときは、アクセスす
る８バイトに２個詰つているケース、８バイトの
前半４バイトに入つているケース、後半４バイト
に入つているケースがあるが、ビツト２は前半４
バイトにデータが入つているとき１、データが入
つていないとき０となり、ビツト２は後半４バイ
トにデータが入つているとき１、データが入つて
いないとき０となる。なお、１要素のデータ巾が
８バイトのときは１，２が共に１となる。

また、ビツト４は最終リクエストであることを
指定する。

プライオリテイ回路１２に入力されたリクエス
トは同一サイクルで選択され、信号線１６を介し
て、MS起動レジスタ１３にセツトされ、第２サ
イクルで信号線ｌ１９を介してMS起動信号とし
て主記憶装置１００に転送される。

なお、プライオリテイ回路１２にはリクエスタ
１からもリクエストが入力される。このため、両
リクエスタ間でバンク等の競合が生じた場合はあ
る優先順位に基づいてリクエストを選択するた
め、リクエストの入力されるサイクルと同一サイ
クルで選択されるとは限らないが、本発明では他
リクエスタが動作していないと仮定し、同一サイ
クルで選択されるものとする。

また、MS起動信号と同期して、信号線ｌ１
７、オーダレジスタ１４、信号線ｌ２０を介して
オーダが、信号線ｌ１８、アドレスレジスタ１
５、信号線ｌ２１を介してアドレスが主記憶装置
１００へ転送される。

第１サイクルで第１要素のリクエストがプライ
オリテイ回路１２で選択されるが、このとき、リ
クエストが選択されたことを示すリクエストセレ
クト信号が信号線ｌ１５を介してリクエスト発行
制御回路７に転送される。リクエスト発行制御回
路７はこのリクエストセレクト信号をもとに、第
２要素に対するリクエスト、オーダをそれぞれ信
号線ｌ８，ｌ９を介してリクエスト発行レジスタ
８、オーダレジスタ９にセツトする。これと同期
して、アドレスをアドレス発生回路１０から信号
線ｌ７を介してアドレスレジスタ１１にセツトす
る。そして、これら第２要素のリクエスト、オー
ダ、アドレスは第１要素の場合と同一経路で第２
サイクルにプライオリテイ回路１２に入力され
る。同様にして順次処理されるが、処理要素数が
５であるため、第５要素に対するリクエストが最
終となる。そこで、第５サイクルに信号線ｌ１２
を介してプライオリテイ回路１２に入力されるオ
ーダのビツト４が始めて１となる。

そして、この最終リクエストであることを意味
するオーダのビツト４は、信号線ｌ１３を介して
リクエスト発行制御回路７にも入力される。この
オーダのビツト４が１でかつプライオリテイ回路
１２から信号線ｌ１５を介してリクエストセレク
ト信号が入力される。次の第６サイクルで信号線
ｌ３を介してベクトル命令制御回路１に終了報告
を行う。

なお、第６図ａに示す通り、信号線ｌ１２から
出力するオーダは、第１〜第５サイクル間で、順
次、00110，00110，00110，00110，00111となる
が、これらのオーダがどのように生成されるか
を、第７図を用いて説明する。

第７図は、リクエスト発行制御回路７の構成図
である。図中、３００は選択器、３０１〜３０
５，３２４，３２５はレジスタ、８はリクエスト
発行レジスタ、９−０〜９−４はオーダレジスタ
９の各々ビツト０〜４を構成するレジスタ３０６
〜３１４は反転回路、３４０〜３５７はAND回
路、３７０〜３７６はOR回路、３２０，３２
１，３２２は、各々、レジスタ３０１の値を入力
とし、値が０以上のとき１を出力する検出回路、
値が２のとき１を出力する検出回路、値が１のと
き１を出力する検出回路、３２３はレジスタ３０
１の値を入力して、２あるいは１を減算するカウ
ントダウン回路である。

レジスタ３０１には信号線ｌ１、選択器３０１
を介して処理要素数５がセツトされ、各要素のデ
ータ巾を示す情報を保持するレジスタ３０２に
は、信号線ｌ３２を介して８バイト巾を示す０が
セツトされ、増分値が４かどうかを保持するレジ
スタ３０３には、信号線ｌ６を介して増分値が４
でないことを示す０がセツトされ、先頭アドレス
が４バイト境界にあるかどうかの情報を保持する
レジスタ３０４には、信号線ｌ１０を介して４バ
イト境界でないことを示す０がセツトされる。ま
た、レジスタ３０５は、起動信号が送出されると
１にセツトされ、リクエストがプライオリテイ回
路１２に発行されると０にリセツトされるものと
する。ｌ３３はアドレス発生回路１０から送出さ
れる信号線であり、１のときアドレスが４バイト
境界にあることを示す。

以下、各サイクルでのオーダの生成手順を記
す。

レジスタ３０１の値が５であるため検出回路３２
０から１、レジスタ３０５が１であるためOR回
路３７５から１、レジスタ３０２が０であるた
め、AND回路３４０を介して反転回路３１０か
ら１が各々出力されこれらを入力とするAND回
路３４４でANDが成立して、１を出力する。こ
のAND回路３４４からの１出力がOR回路３７１
を介して、リクエスト発行レジスタ８に１がセツ
トされ、信号線ｌ１１を介してプライオリテイ回
路１２に第１要素のリクエストが第１サイクルで
発行される。

これと同時に、レジスタ３０１の値はカウント
ダウン回路３２３にも入力され、AND回路３５
７からの出力が１になることにより１だけ減算さ
れて４となり、選択器３００を介してレジスタ３
０１に再度セツトされる。

また、反転回路３１３から１が出力されること
により、OR回路３７２、AND回路３５３を介し
てレジスタ９−２に１が、また、OR回路３７
３、AND回路３５５を介して、レジスタ９−３
に１がセツトされる。

また、本例ではリクエスタ０を使用するため、
レジスタ９−０は常に０に固定されている。レジ
スタ９−１はレジスタ３０２が０のため０とな
る。また、AND回路３５０，３５１、検出回路
３２２の出力が共に０のため、この３出力を入力
とするOR回路３７４から０が出力され、AND回
路３５６を介して０がレジスタ９−４にセツトさ
れる。

次に、第２〜第５サイクル間でも同様の経路で
レジスタ９−０〜９−３に0011がセツトされる。
但し、第２サイクル以降では、レジスタ３０５は
０にリセツトされるが、信号線ｌ１５を介してプ
ライオリテイ回路１２から送出されるリクエスト
セレクト信号が１になるため、OR回路３７５の
出力が１となりリクエストが発行される。レジス
タ９−４には、第２〜第４サイクルの間でも０が
セツトされるが、第５サイクルでは次のようにし
て１がセツトされ、最終要素となる。即ち、レジ
スタ３０１の値が減算されて１になるため検出回
路３２２から１が出力され、OR回路３７４、
AND回路３５６を介して１がレジスタ９−４に
セツトされる。

そして、第６サイクルでは、レジスタ３０１の
値は０となり、検出回路３２０からの出力が０と
なつてもはやリクエスト発行レジスタ８に１がセ
ツトされなくなり、プライオリテイ回路１２への
リクエスト送出が行なわれない。また、第６サイ
クルでは、レジスタ３２５が１にセツトされ、信
号線ｌ３を介してレジスタ命令制御回路１へ終了
報告を行なう。

信号線ｌ１９を介してMS起動信号が主記憶装
置１００へ転送されると、これに対するアドバン
ス信号が５サイクル後（本実施例では５サイクル
としたが、特に、この値に限定するものではな
い）に信号線ｌ２２を介してアドバンスレジスタ
１６へセツトされる。

また、このアドバンス信号と同期して対応する
要素のオーダ、８バイトの読出しデータがそれぞ
れ、信号線ｌ２３，ｌ２４を介して、オーダレジ
スタ１７、データレジスタ１８にセツトされる。

データ変換制御回路１９は、上記アドバンスレ
ジスタ１６にアドバンス信号がセツトされると
（即ち、アドバンスレジスタ１６に“１”がセツ
トされると）、１サイクル後にオーダレジスタ１
７にセツトされたオーダをもとに、必要に応じて
書込み指示レジスタ２０へ書込み指示信号を、書
込み終了指示レジスタ２１へ書込み終了指示番号
をセツトし、同時にまた、データレジスタ１８の
読出しデータをデータレジスタ２２にセツトす
る。そして、書込み指示レジスタ２０、書込み終
了指示レジスタ２１へセツトされた情報はそれぞ
れ書込み指示信号、書込み終了指示信号として、
信号線ｌ２５，ｌ２６を介してベクトルレジスタ
書込み回路２３に転送される。この書込み指示信
号は信号線ｌ２８−１を介してベクトルレジスタ
２００−１に転送され、信号線ｌ２７で転送され
る書込みデータをセツトするのに使用される。ま
た、ベクトルレジスタ書込み回路２３に信号線ｌ
２６を介して書込み終了指示信号が入力されると
（第６図ａの12サイクル目）、次サイクルに自回路
の動作を終了すると同時に信号線ｌ３１を介して
終了信号をベクトル命令制御回路１に転送する。

第８図は、データ変換制御回路１９の構成図で
ある。図中、１６はアドバンスレジスタ、１７−
０〜１７−４は各々オーダレジスタ１７のビツト
０〜４を構成するレジスタ、１８−１はデータレ
ジスタ１８の前半４バイトを構成するレジスタ、
１８−２は同じくデータレジスタ１８の後半４バ
イトを構成するレジスタ、２０は書込み指示レジ
スタ、２１は書込終了指示レジスタ、２２−１は
データレジスタ２２の前半４バイトを構成するレ
ジスタ、２２−２は同じく後半４バイトを構成す
るレジスタ、４５０はレジスタ、４００〜４０４
は反転回路、４１０〜４２１はAND回路、４３
０〜４３４はOR回路、４４０〜４４２はゲート
である。

この第８図を用いて、第６図ａでのデータ変換
制御回路１９の動作について以下に記す。

第７サイクルでアドバンスレジスタ１６に第１
要素のアドバンスを示す１がセツトされると同時
に、レジスタ１７−０〜１７−４に00110が、１
８−１と１８−２に読出しデータがセツトされ
る。すると、AND回路４１０から１が出力され、
OR回路４３０を介して第８サイクルに書込み指
示レジスタ２０に１がセツトされ、信号線ｌ２５
を介してベクトルレジスタ書込み回路２３へ書込
み指示信号を転送する。また、レジスタ１７−４
は０のため、AND回路４１９から０が出力され、
書込終了指示レジスタ２１は０にセツトされる。

また、AND回路４１４から１が出力されるこ
とにより、OR回路４３２を介してゲート４４０
が開き、また、OR回路４３３を介してゲート４
４２が開き、レジスタ１８−１と１８−２にセツ
トされた第１要素の読出しデータは、第８サイク
ルで各々レジスタ２２−１と２２−２にセツトさ
れ、信号線ｌ２７を介してベクトルレジスタ２０
０−１に転送され書込まれる。

第２〜第５要素についても同様に処理される
が、第５要素のアドバンスと同期して、レジスタ
１７−４に１がセツトされる。このため、AND
回路４１２から出力される１がOR回路４３１を
介してAND回路４１９に入力されることにより
AND回路４１９から１が出力され、書込終了指
示レジスタ２１に１がセツトされ、第12サイクル
で信号線ｌ２６を介して書込み終了指示信号が転
送される。

次に、第３図ａで示したように、ベクトルデー
タＤ（１〜５）を主記憶装置１００から読出して
ベクトルレジスタ２００−１に書込む動作を、第
４図，第７図，第８図の構成図と第６図ｂのタイ
ムチヤートを用いて説明する。

前処理については上述した第２図ａの例の場合
と同様の手順となるが、本例に於ては、処理要素
数ｌは５、読出しデータを格納するベクトルレジ
スタはベクトルレジスタ２００−１、ベクトルデ
ータの先頭要素アドレスは0100、増分値は４、ベ
クトルデータの各要素のデータ巾は４バイトであ
る。

従つて、第７図に於て処理要素数を格納するレ
ジスタ３０１には５が、レジスタ３０２にはデー
タ巾が４バイトであることを示す１が、レジスタ
３０３には増分値が４であることを示す１が、レ
ジスタ３０４には先頭要素アドレスが４バイト境
界でない（８バイト境界）ことを示す０が、レジ
スタ３０５には１（但し、信号線ｌ１１を介して
リクエストが送出されると０にリセツトされたま
まとなる）がセツトされる。

まず、第６図ｂと第７図を用いてリクエスト発
行制御回路７の動作を記す。

レジスタ３０１の５の値を検出回路３２０に入
力する。検出回路３２０では入力された値が０以
上であるため１を出力してAND回路３４５に入
力される。また、レジスタ３０５の１がOR回路
３７６を介してAND回路３４５に入力され、さ
らに、AND回路３４０から出力される１が同じ
くAND回路３４５に入力されて、この結果、３
入力がともに１となつてAND回路３４５から１
が出力される。

この１出力がOR回路３７１を介して第１サイ
クルにリクエスト発行レジスタ８に１がセツトさ
れ、信号線ｌ１１を介してプライオリテイ回路１
２にリクエストが発行される。

また、同時にAND回路３４６から出力される
１が、OR回路３７２、AND回路３５３を介して
オーダのビツト２を示すレジスタ９−２にセツト
され、AND回路３４８から出力される１が、OR
回路３７３、AND回路３５５を介してオーダの
ビツト３を示すレジスタにセツトされる。また、
オーダのビツト０を示すレジスタ９−０には０
（リクエスタ０を使用しているために常に０）が、
オーダのビツト１を示すレジスタ９−１には１が
セツトされ、オーダのビツト４を示すレジスタ９
−４には、検出回路３２１と３２２から０が出力
されるためOR回路３７４から０が出力されるこ
とによつて０がセツトされる。

さらに、レジスタ３０１の５の値はカウントダ
ウン回路３２３に入力され、AND回路３５４か
ら１が出力されることにより２だけ減算されて３
となつて、再びレジスタ３０１にセツトされる。
ここで、２を減算する意味は、１回のメモリリク
エストに、第１と第２要素の２要素分が含まれる
ことによる。

次に、第１サイクルでプライオリテイ回路１２
に送出されたリクエストに対するリクエストセレ
クト信号を信号線ｌ１５を介して受取るが、第６
図ａの場合と違つてAND回路３４４から１が出
力されず、第２サイクルで次のリクエストがリク
エスト発行レジスタ８にセツトされない。

第６図ｂの場合では、このセレクト信号をレジ
スタ３２４で第２サイクルにセツト、これをもと
に第２のリクエストを発行する。

即ち、レジスタ３２４の１出力がOR回路３７
６を介してAND回路３４５に入力されるため、
前述と同様の経路で同様の値が第３サイクルにリ
クエスト発行レジスタ８、レジスタ９−０〜９−
４にセツトされる。この場合、第３と第４要素の
２要素分のリクエストが１度に発行されるため、
カウントダウン回路３２３に入力された３の値か
ら２が減算され１となり、レジスタ３０１にこの
１の値がセツトされる。

引続いて第２のリクエストに対するセレクト信
号をレジスタ３２４で第４サイクルにセツトし、
これをもとに第３のリクエストを第５サイクルで
発行する。レジスタ９−３には第１と第２リクエ
ストの場合と異なり０がセツトされるが、これ
は、レジスタ３０１の値が１であることを検出す
る検出回路３２２から１が出力され、このため
AND回路３４３の出力が１となり、OR回路３７
０を介して反転回路３１２で反転されて０が出力
されることによりAND回路３４８の出力が０（第
１と第２リクエストの場合は１）となりレジスタ
９−３にはこの０がセツトされる。即ち、第３リ
クエストにより主記憶装置１００から読出された
８バイトデータのうち後半４バイトのデータは未
使用であり無効とする。

また、前述の検出回路３２２から出力される１
が、OR回路３７４、AND回路３５６を介して、
最終リクエストであることを示すレジスタ９−４
にセツトされる。

引続いて、第６サイクルでは、レジスタ３２５
が１にセツトされ、信号線ｌ３を介してベクトル
命令制御回路１へ終了報告を行なう。

次に、第６図ｂと第８図を用いて、データ変換
制御回路１９の動作を記す。

第７サイクルに主記憶装置１００から信号線ｌ
２２を介してアドバンスがアドバンスレジスタ１
６に、また、オーダが信号線ｌ２３を介してレジ
スタ１７−０〜１７−４に、また、信号線ｌ２４
を介して８バイトの読出しデータのうち、前半４
バイトをレジスタ１８−１、後半４バイトをレジ
スタ１８−２にセツトする。なお、レジスタ１７
−０〜１７−４，１８−１，１８−２へのセツト
は、アドバンスが送出されたときのみ行なわれる
ものとする。

AND回路４１０からの１出力がOR回路４３０
を介して第８サイクルで書込み指示レジスタ２０
に１がセツトされ、また、AND回路４１３から
１が出力され、レジスタ４５０に１がセツトされ
る。さらに、AND回路４１６からの１出力が、
AND回路４２０、OR回路４３２を介してゲート
４４０を開き、レジスタ１８−１の値がOR回路
４３４を介して第８サイクルにレジスタ２２−１
にセツトされ、また、ゲート４４１と４４２は閉
じた状態となり、レジスタ２２−２には全て０が
セツトされる。

第８サイクルにはアドバンスがアドバンスレジ
スタ１６にセツトされないが、レジスタ４５０が
１になつているため、OR回路４３０を介して書
込み指示レジスタ２０に第９サイクルで１がセツ
トされる。このとき、レジスタ４５０にはAND
回路４１０が０出力となるため０がセツトされ
る。また、AND回路４３３から１が出力される
ことによりゲート４４１のみが開き、レジスタ１
８−２の値が第９サイクルでレジスタ２２−１に
セツトされる。即ち、第８と第９サイクルに信号
線ｌ２５を介して、書込み指示信号がベクトルレ
ジスタ書込み回路２３に転送され、このとき、第
８サイクルには読出した８バイトデータの前半４
バイトを、第９サイクルには後半４バイトを転送
する。

次に、第９サイクルでアドバンスレジスタ１６
にアドバンスがセツトされるが、この場合も前と
同様の処理となる。

最後に、第11サイクルでアドバンスがセツトさ
れるが、このときのオーダは01101となる。第12
サイクルで書込み指示レジスタ２０が１にセツト
されるが、レジスタ１７−３が０のためAND回
路４１３の出力が０となりレジスタ４５０には０
がセツトされる。このとき同時に、AND回路４
１５の出力が１となり、OR回路４３２を介して
ゲート４４０に１が入力されることによりレジス
タ１８−１の値がレジスタ２２−１にセツトされ
る。なお、ゲート４４１と４４２は開かず、レジ
スタ２２−２には全て０がセツトされる。さら
に、AND回路４１８から１が出力され、OR回路
４３１、AND回路４１９を介して、第12サイク
ルで書込み終了指示レジスタ２１に初めて１がセ
ツトされ、処理が終了したことを信号線ｌ２６を
介してベクトルレジスタ書込み回路２３に転送さ
れる。

最後に、第３図ｂで示したように、ベクトルデ
ータＥ（１−５）を主記憶装置１００から読出し
てベクトルレジスタ２００−１に書込む動作を、
第６図ｃと第７図，第８を用いて説明する。

処理要素数ｌは５、先頭要素アドレスは0100、
増分値は20、各要素のデータ巾は４バイトである
ため、第７図に於て、レジスタ３０１には処理要
素数の５が、レジスタ３０２にはデータ巾が４バ
イトであることを示す１が、レジスタ３０３には
増分値が４以外であることを示す０が、レジスタ
３０４には先頭要素アドレスが４バイト境界でな
い（８バイト境界）ことを示す０が、レジスタ３
０５には１（但し、リクエストが送出されると０
にリセツト）がセツトされる。第７図に於けるリ
クエスト発行制御回路７の動作は、この第２図ａ
の場合と似ているが以下の点で異なる。

即ち、レジスタ９−２と９−３にセツトするオ
ーダビツトの２と３の作成方法が次のように異な
る。信号線ｌ３３を介して、各要素に対応するア
ドレスが４バイト境界にあれば１を、８バイト境
界にあれば０をアドレス発生回路１０から受取る
ことにより、オーダビツト２に対してはAND回
路３４７の出力から、オーダビツト３に対しては
AND回路３４９の出力から得られる。

また、第８図のデータ変換制御回路１９の動作
も、第２図ａの場合と似ているが、次の点で異な
る。

即ち、レジスタ１７−２と１７−３にセツトさ
れた値に基づき、レジスタ１７−２（レジスタ１
７−３は０）が１であれば、AND回路４１５か
ら１が出力され、OR回路４２３を介してゲート
４４０のみを開き、レジスタ１８−１の値をレジ
スタ２２−１にセツトする。なお、レジスタ２２
−２はゲート４４２が開かれず全て０がセツトさ
れる。

また、レジスタ１７−３が１（レジスタ１７−
２は０）であれば、AND回路４１７から１が出
力され、OR回路４３３を介してゲート４４１の
みを開き、レジスタ１８−２の値をレジスタ２２
−１にセツトし、レジスタ２２−２には全て０が
セツトされる。

〔発明の効果〕

以上のようにして、本発明によれば、ベクトル
レジスタの各要素のためのデータ巾より小さいデ
ータをメモリから連続して読み出し、ベクトルレ
ジスタに連続して書込むことが可能となる。

【図面の簡単な説明】

第１図は従来のベクトルプロセツサの概略構成
図、第２図は従来技術による、ベクトルレジスタ
へのデータの格納の仕方の説明図、第３図は本発
明による、ベクトルレジスタへのデータの格納の
仕方の説明図、第４図は本発明によるベクトルプ
ロセツサの概略構成図、第５図は第４図のプロセ
ツサで用いるリクエストオーダの構成図、第６図
は第４図のプロセツサの動作のタイムチヤート、
第７図は第４図のリクエスト発行制御回路の詳細
回路図、第８図は第４図のデータ変換制御回路の
詳細回路図。

Claims

【特許請求の範囲】１一回のデータ読み出しが長さｍより大きい長
さｌづつ離れたアドレス境界の一つから始まる長
さｌのデータについて行なわれる主記憶装置と、
長さｌのデータを保持する記憶エリアをそれぞれ
複数有する複数のベクトルレジスタと、該複数の
ベクトルレジスタの一つから順次読み出された複
数のデータに順次演算を施す演算手段と、を有す
るベクトル処理装置において、該主記憶装置から
長さｍのベクトル要素からなるベクトルデータの
少くとも一つのベトクル要素をそれぞれ含む長さ
ｌの複数のデータを順次読み出すことにより該ベ
クトルデータを読み出す手段と、該主記憶装置よ
り読み出された長さｌの複数のデータ内のベクト
ル要素を該複数のベクトルレジスタの一つに選択
的に書き込む手段を設け、該書き込み手段は、該
ベクトルデータの各要素が該一つのベクトルレジ
スタのあらかじめ定めた、記憶エリア内位置に書
き込まれるように、少くとも一部の長さｌの読み
出しデータに含まれる少くとも一つのベクトル要
素の位置をシフトして書き込む手段を有するベク
トル処理装置。２該あらかじめ定めた記憶エリア内位置は、い
ずれのベクトル要素かに無関係に定めた位置であ
る第１項のベクトル処理装置。３該あらかじめ定めた記憶エリア内位置は、該
演算手段に供給されるべきデータが占めるべき位
置である第１項のベクトル処理装置。４一回のデータ読み出しが長さｍの複数倍以上
の長さｌづつ離れたアドレス境界の一つから始ま
る長さｌのデータについて行なわれる主記憶装置
と、長さｍの該複数倍以上の長さのデータを保持
する複数の記憶エリアをそれぞれ有する複数のベ
クトルレジスタと、該複数のベクトルレジスタの
一つから順次読み出された複数のデータに順次演
算を施す演算手段とを有するベクトル処理装置に
おいて、長さｍのベクトル要素からなるベクトル
データのベクトル要素を少くとも一つ含む長さｌ
の複数のデータ該主記憶装置から順次読み出すこ
とにより該ベクトルデータを読み出す手段と、該
主記憶装置より読み出された長さｌの複数のデー
タ内のベクトル要素を該複数のベクトルレジスタ
の一つに選択的に書き込む手段とを設け、該書き
込み手段は、長さｌの読み出しデータ中に、複数
のベクトル要素が含まれる場合、それぞれのベク
トル要素を、該一つのベクトルレジスタ内のそれ
ぞれの要素ごとに定めた異なる記憶エリアに順次
書き込む手段を有するベクトル処理装置。５一回のデータ読み出しが長さｍの複数倍以上
の長さｌづつ離れたアドレス境界の一つから始ま
る長さｌのデータについて行なわれる主記憶装置
と、長さｍの該複数倍以上の長さのデータを保持
する複数の記憶エリアをそれぞれ有する複数のベ
クトルレジスタと、該複数のベクトルレジスタの
一つから順次読み出された複数のデータに順次演
算を施す演算手段とを有するベクトル処理装置に
おいて、長さｍのベクトル要素からなるベクトル
データのベクトル要素を少くとも一つ含む長さｌ
の複数のデータを該主記憶装置から順次読み出す
ことにより該ベクトルデータを読み出す手段と、
該主記憶装置より読み出された長さｌの複数のデ
ータ内のベクトル要素を該複数のベクトルレジス
タの一つに選択的に書き込む手段とを設け、該書
き込み手段は、長さｌの読み出しデータ中に、複
数のベクトル要素が含まれる場合、それぞれのベ
クトル要素を該一つのベクトルレジスタ内のそれ
ぞれの要素ごとに定めた異なる記憶エリアに順次
書き込むとともに、それらのベクトルに要素の少
くとも一部をあらかじめ定めた記憶エリア内位置
にシフトして書き込む手段を有するベクトル処理
装置。６該あらかじめ定めた記憶エリア内位置は、い
ずれのベクトル要素かに無関係に定めた位置であ
る第５項のベクトル処理装置。７該あらかじめ定めた記憶エリア内位置は、該
演算手段に供給されるべきデータが占めるべき位
置である第５項のベクトル処理装置。８一回のデータ読み出しが長さｍの複数倍以上
の長さｌづつ離れたアドレス境界の一つから始ま
る長さｌのデータについて行なわれる主記憶装置
と、長さｍの該複数倍以上の長さデータを保持す
る複数の記憶エリアをそれぞれ有する複数のベク
トルレジスタと、該複数のベクトルレジスタの一
つから順次読み出された複数のデータに順次演算
を施す演算手段とを有するベクトル処理装置にお
いて、長さｍのベクトル要素からなるベクトルデ
ータのベクトル要素を少くとも一つ含む長さｌの
複数データを該主記憶装置から順次読み出すこと
により該ベクトルデータを読み出す手段と、該主
記憶装置より読み出された長さｌの複数のデータ
内のベクトル要素を該複数のベクトルレジスタの
一つに選択的に書き込む手段とを設け、該読み出
し手段は次に読み出すべき長さｌのデータ中のい
ずれの部分に有効なベクトル要素が含まれている
かを示す制御信号を生成する手段を有し、該書き
込み手段は、該主記憶装置からの長さｌの読出し
データに含まれるベクトル要素の該一つベクトル
レジスタへの書き込みを該長さｌの読み出しデー
タに対して生成された制御信号に応答して制御す
る手段を有するベクトル処理装置。９該制御手段は、一つの長さｌの読み出しデー
タに含まれる一つのベクトル要素を書き込むべ
き、記憶エリア内位置を該制御信号に応答して制
御する手段を有する第８項のベクトル処理装置。１０該制御手段は、一つの長さｌの読み出しデ
ータに含まれる複数のベクトル要素のそれぞれを
書き込むべき記憶エリアを該制御信号に応答して
異ならしめる手段を有する第８項のベクトル処理
装置。１１該制御手段はそれら複数のベクトル要素を
書き込むべき、記憶エリア内位置を該制御信号に
応答して制御する手段をさらに有する第１０項の
ベクトル処理装置。１２該読み出し手段は次に読み出すべき長さｌ
のデータに対する読出し要求とともに該データに
対して生成した制御信号を該主記憶装置に送出す
る手段をさらに有し、該主記憶装置は、該読み出
し要求に応答して該データを読み出し、該データ
に対して該読み出し手段から供給された制御信号
を該読み出されたデータと同期して、該書き込み
手段に転送する手段を有する第８項のベクトル処
理装置。１３該読み出し手段は、次に読み出すべき長さ
ｌのデータ中に含まれるベクトル要素に依存し
て、さらに後続して読み出すべき長さｌのデータ
の読出し要求の該主記憶装置への送出タイミング
を変化させる手段を有する第８項のベクトル処理
装置。１４該読み出し手段は長さｌのベクトル要素か
らなるベクトルデータ又は長さｍのベクトル要素
からなるベクトルデータを切りかえて読み出す手
段からなり、該制御信号は主記憶装置から次に読
み出すべき長さｌのデータが長さｍのベクトル要
素を含むか長さｌのベクトル要素を含むかも表わ
す信号である第８項のベクトル処理装置。