JPH0420492B2 - - Google Patents

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JPH0420492B2
JPH0420492B2 JP61104175A JP10417586A JPH0420492B2 JP H0420492 B2 JPH0420492 B2 JP H0420492B2 JP 61104175 A JP61104175 A JP 61104175A JP 10417586 A JP10417586 A JP 10417586A JP H0420492 B2 JPH0420492 B2 JP H0420492B2
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Japan
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data
address
memory
bus
bank
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Nintendo Co Ltd
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Priority to CN87103401A priority patent/CN1009970B/zh
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
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  • General Physics & Mathematics (AREA)
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  • Storage Device Security (AREA)
  • Arrangements For Transmission Of Measured Signals (AREA)
  • Microcomputers (AREA)
  • Read Only Memory (AREA)
  • Automatic Disk Changers (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はメモリカートリツジに関し、特に家
庭用ビデオゲーム機のようなパーソナルコンピユ
ータ本体に対して着脱自在にされかつその使用に
際してその本体に装着される、メモリカートリツ
ジに関する。
（従来技術） 家庭用パーソナルコンピユータには、本件出願
人の製造・販売に係る「フアミリーコンピユー
タ」（商品名）と呼ばれるゲーム機や、「MSX」
（商品名）と呼ばれるものがある。これらのパー
ソナルコンピユータは、ゲームや教育ソフトなど
のプログラムが予め書き込まれている外付けのメ
モリカートリツジを、その本体に装着することに
よつて能動化される。メモリカートリツジには、
プログラムデータや表示のためのキヤラクタデー
タを記憶するための不揮発性のメモリ（ROM）
が含まれる。
パーソナルコンピユータ本体に含まれる中央処
理ユニツト（「CPU」）がメモリカートリツジの
ROMをアクセスする場合、アクセスできる最大
アドレスがそのCPUの性能（ビツト数）によつ
て制限されるので、そのメモリカートリツジに含
まれるROMの使用可能な記憶容量も必然的に制
限される。たとえば上述の「フアミリーコンピユ
ータ」では、プログラム用のROMとして256Kビ
ツト、キヤラクタ用のROMとして64Kビツトの
ものしか使用できない。したがつて、プログラム
ステツプ数の最大値がCPUのアクセスできる最
大アドレス空間で制限され、もしそのようなパー
ソナルコンピユータがゲーム機として用いられる
場合には、そのゲームのストリーの長さ、ゲーム
の変化の程度、表示画面数および表示できるキヤ
ラクタの数などに限界がある。
このような問題を解決する方法としては、たと
えば昭和59年６月28日付で公開された特開昭59−
112352号公報および昭和59年11月27日付で公開さ
れた特開昭59−208663号公報で開示されたいわゆ
る「アドレスデコーダ方式」の技術がある。
詳しく述べると、特開昭59−112352号では、ア
ドレスバス４４に接続されたアドレスデコード論
理装置４８，６０，８０が特定のメモリを選択す
ることを表すアドレスデータを検出し、その検出
（デコーダ）出力をメモリ選択信号として該当の
メモリ（チツプ）Ａ〜Ｍに与えることによりメモ
リチツプを選択する。
特開昭59−208663号では、CPU１の下位アド
レスデータで指定される特定のアドレスデータを
ゲート４で検出し、その特定アドレスの検出出力
をフリツプフロツプ６，７で記憶保持し、フリツ
プフロツプの保持信号でメモリ３のページ選択を
行う。
昭和52年12月20日付で公開された特開昭52−
153628号公報には、同様のアドレスデコーダ方式
でメモリチツプを切り換える場合において、基本
メモリを常時指定する技術を開示している。
さらに、昭和55年12月23日付で公開された特開
昭55−164955号公報にも同様のアドレスデコーダ
方式の変形が開示されていて、リセツト信号によ
つてリセツトされかつストローブ信号によつてデ
ータを書き込む記憶回路８０を設け、その記憶デ
ータをデコーダ９０でデコードしてメモリ選択す
る信号としてメモリ１００，１１０，…２４０，
２５０のいずれかに与えるようにした技術が開示
されている。ここでストローブ信号は、CPU１
０のＩ／Ｏポートアドレスによつて作られる信号
であり、この点において、これもアドレスデータ
をデコードして特定アドレスを検出するアドレス
デコーダ方式である。
（発明が解決しようとする課題） このようなアドレスデコーダ方式では、回路構
成が複雑化し、メモリ空間の無駄が多いという以
下のような問題点を含んでいる。
(1) メモリのチツプ選択またはページ選択のため
に、チツプ選択またはページ選択を切り換える
タイミングに相当する番地（アドレス）にどの
チツプまたはページを選択すべきかを特定する
アドレスデータを予めメモリに記憶しておき、
しかもアドレスデータがそのチツプまたはペー
ジの選択のためのアドレスを検出できるように
論理回路を回路構成しておく必要がある。その
ため、アドレスデコーダまたはゲート回路の回
路構成が複雑となり、プログラム設計上の制約
が生じる。なぜならば、アドレスデコーダまた
はゲート回路は、アンドやナンド等の各種ゲー
トの論理回路の組み合わせによつて構成される
ので、チツプまたはページの数が増加するほど
回路構成が複雑となる。また、チツプまたはペ
ージ数を変更したり、特定のアドレスを変更す
ると、その都度論理回路の回路構成を変更する
必要が生じる。
(2) チツプまたはページの数を増やすと、そのた
めの特定アドレス数だけこのアドレスで指定さ
れる番地を使用できなくなる。換言すれば、チ
ツプまたはページ選択のための特定アドレス
は、チツプまたはページ選択に専用化され、他
のデータを記憶するのに利用できなくなり、メ
モリ空間の無駄が多くなる。たとえば、16個ま
たは16ページのメモリを選択する場合、１つの
メモリチツプまたはページにつき16番地が犠牲
になるが、下位アドレスが共用されているの
で、全体では16×16＝256番地も使用できない
メモリ空間が生じることになる。
さらに、特開昭55−164955号では、ストロー
ブ信号期間中はメモリをノンアクテイブの状態
にするようにデータバスを解放するので、その
期間中にはCPUはメモリをアクセスできない
という別の問題もある。
それゆえに、この発明の主たる目的は、アド
レスデコーダ方式における欠点なしに、CPU
の最大アドレス空間以上のメモリにアクセスで
きる、メモリカートリツジを提供することであ
る。
（課題を解決するための手段） 第１の発明は、簡単にいえば、第１のデータバ
スと、第１のアドレスバスと、第１のデータバス
および第１のアドレスバスに接続されかつ第１の
アドレスバスの最大アドレスライン数によつて相
対的に小さいアドレス空間をアクセス可能な中央
処理ユニツトと、第２のデータバスと、第２のア
ドレスバスと、第２のデータバスおよび第２のア
ドレスバスに接続されかつ画像処理のための画像
処理ユニツトとを含む画像処理装置本体に対して
着脱自在であり、その使用に際してその画像処理
装置本体に装着されるメモリカートリツジであつ
て、ケース、ケースに収納され、前記画像処理装
置本体に装着されるとき第１のデータバスに接続
される第１のデータラインと、第１のアドレスバ
スに接続される第１のアドレスラインと、第２の
データバスに接続される第２のデータラインと、
第２のアドレスバスに接続される第２のアドレス
ラインとがそれぞれ形成された基板、基板に装着
され、そのデータ端子が前記第１のデータライン
に接続され、そのアドレス端子の下位アドレス端
子が第１のアドレスラインに接続され、アドレス
端子に与えられるアドレスデータで指定される記
憶容量が相対的に大きい記憶容量を有し、その記
憶領域がアドレス端子の一部で指定可能なアドレ
ス空間に選ばれた複数のバンクに分割され、少な
くとも１つのバンクの或る番地には他のバンクを
選択するためのバンク選択データが書き込まれ、
残りの番地の一部には中央処理ユニツトの処理の
ためのプログラムデータを記憶した、不揮発性の
第１のメモリ、基板に装着され、そのデータ端子
が前記第２のデータラインに接続され、そのアド
レス端子の一部が第２のアドレスラインに接続さ
れ、画像処理ユニツトの画像処理のためのキヤラ
クタデータを記憶した第２のメモリ、および基板
に装着され、そのデータ入力端子が第１のデータ
ラインの一部に接続され、そのデータ出力端子が
第１のメモリのアドレス端子の上位部分に接続さ
れ、バンク選択データを保持するためのデータ保
持手段を備え、データ保持手段は、中央処理ユニ
ツトが不揮発性の第１のメモリの選択信号および
書込信号を出力したタイミングにおいて、そのと
き中央処理ユニツトが第１のアドレスバスを介し
てアドレス指定している第１のメモリから読み出
されているバンク選択データを保持し、その保持
しているバンク選択データを第１のメモリの上位
アドレス端子に与え、第１のメモリは、中央処理
ユニツトが第１のメモリの選択信号および読出信
号を出力している期間中において、データ保持手
段から与えられるバンク選択データを上位アドレ
スとし、中央処理ユニツトから与えられるアドレ
スデータを下位アドレスとしたとき、上位アドレ
スで指定されるバンクであつて下位アドレスによ
つて指定される番地のデータを読み出すことを特
徴とする、メモリカートリツジである。
第２の発明は、簡単にいえば、第１のデータバ
スと、第１のアドレスバスと、第１のデータバス
および第１のアドレスバスに接続されかつ第１の
アドレスバスの最大アドレスライン数によつて相
対的に小さいアドレス空間をアクセス可能な中央
処理ユニツトと、第２のデータバスと、第２のア
ドレスバスと、第２のデータバスおよび第２のア
ドレスバスに接続されかつ画像処理のためのの画
像処理ユニツトとを含む画像処理装置本体に対し
て着脱自在であり、その使用に際してその画像処
理装置本体に装着されるメモリカートリツジであ
つて、ケース、ケースに収納され、画像処理装置
本体に装着されるとき第１のデータバスに接続さ
れる第１のデータラインと、第１のアドレスバス
に接続される第１のアドレスラインと、第２のデ
ータバスに接続される第２のデータラインと、第
２のアドレスバスに接続される第２のアドレスラ
インとがそれぞれ形成された基板、基板に装着さ
れ、そのデータ端子が第１のデータラインに接続
され、そのアドレス端子の下位アドレス端子が第
１のアドレスラインに接続され、アドレス端子に
与えられるアドレスデータで指定される記憶容量
が相対的に大きい記憶容量を有し、その記憶領域
がアドレス端子の一部で指定可能なアドレス空間
に選ばれた複数のバスに分割され、少なくとも１
つのバンクの或る番地には他のバンクを選択する
ためのバンク選択データが書き込まれ、残りの番
地の一部には中央処理ユニツトの処理のためのプ
ログラムデータを記憶した、不揮発性の第１のメ
モリ、基板に装着され、そのデータ端子が第２の
データラインに接続され、そのアドレス端子の一
部が第２のアドレスラインに接続され、画像処理
ユニツトの画像処理のためのキヤラクタデータを
一時記憶するための書込／読出可能な第２のメモ
リ、および基板に装着され、そのデータ入力端子
が第１のデータラインの一部に接続され、そのデ
ータ出力端子が第１のメモリのアドレス端子の上
位部分に接続され、バンク選択データを保持する
ためのデータ保持手段を備え、第１のメモリは、
複数のバンクが使用目的を達成するためのプログ
ラムデータを記憶するプログラムデータ記憶領域
と使用目的に応じた表示画面を形成するためのキ
ヤラクタデータを記憶するキヤラクタデータ記憶
領域に分けられ、プログラムデータ記憶領域には
キヤラクタデータ記憶領域を指定するバンク選択
データに関連して、或るバンクのキヤラクタデー
タを第２のメモリに転送するための命令データが
記憶され、データ保持手段は、中央処理ユニツト
が不揮発性の第１のメモリの選択信号および書込
信号を出力したタイミングにおいて、そのとき中
央処理ユニツトが第１のアドレスバスを介してア
ドレス指定している第１のメモリから読み出され
ているバンク選択データを保持し、その保持して
いるバンク選択データを第１のメモリの上位アド
レス端子に与え、第１のメモリは、中央処理ユニ
ツトが第１のメモリの選択信号および読出信号を
出力している期間中において、データ保持手段か
ら与えられるバンク選択データを上位アドレスと
し、中央処理ユニツトから与えられるアドレスデ
ータを下位アドレスとしたとき、上位アドレスで
指定されるバンクであつて下位アドレスによつて
指定される番地のデータを読み出し、第１のメモ
リのキヤラクタデータ記憶領域に対応するバンク
が選択されているとき、第１のメモリから読み出
されたキヤラクタデータが中央処理ユニツトおよ
び画像処理ユニツトを介して第２のメモリへ書き
込まれることを特徴とする、メモリカートリツジ
である。
（作用） 第１の発明においては、データ保持手段は、中
央処理ユニツトが第１のメモリの選択信号および
書込信号を出力したタイミングにおいて、第１の
メモリから読み出されているバンク選択データを
保持し、その保持しているバンク選択データを第
１のメモリの上位アドレス端子に与える。第１の
メモリは、中央処理ユニツトが第１のメモリの選
択信号および読出信号を出力している期間中にお
いて、データ保持手段から与えられるバンク選択
データを上位アドレスとし、中央処理ユニツトか
ら与えられるアドレスデータを下位アドレスとし
たとき、上位アドレスで指定されるバンクであつ
て下位アドレスによつて指定される番地のデータ
を読み出す。
第２の発明においても、データ保持手段は、中
央処理ユニツトが第１のメモリの選択信号および
書込信号を出力したタイミングにおいて、第１の
メモリから読み出されているバンク選択データを
保持し、その保持しているバンク選択データを第
１のメモリの上位アドレス端子に与える。第１の
メモリは、中央処理ユニツトが第１のメモリの選
択信号および読出信号を出力している期間中にお
いて、データ保持手段から与えられるバンク選択
データを上位アドレスとし、中央処理ユニツトか
ら与えられるアドレスデータを下位アドレスとし
たとき、上位アドレスで指定されるバンクであつ
て下位アドレスによつて指定される番地のデータ
を読み出す。なお、第１のメモリのキヤラクタデ
ータ記憶領域に対応するバンクが選択されている
とき、第１のメモリから読み出されたキヤラクタ
データが中央処理ユニツトおよび画像処理ユニツ
トを介して第２のメモリへ書き込まれる。
（発明の効果） この発明によれば、CPUがアクセスできるア
ドレス空間に制限があつても、第１のメモリのバ
ンクを適宜切り換えることによつて、その最大ア
ドレス空間以上の記憶容量を有するメモリを利用
できる。すなわち、CPUによつてアクセス可能
な記憶容量を見掛け上拡大することができる。
さらに、この発明では、バンク選択データを第
１のメモリの或るバンクのメモリ空間であつてバ
ンク切り換えすべきタイミングに相当する番地に
記憶させておき、バンク記憶データを書き込むタ
イミング信号を工夫してデータ保持手段へ保持す
るように構成しているので、先に説明したアドレ
スデコーダ方式に比べて非常に有利である。すな
わち、この発明では、アドレスデコーダを必要と
せず、バンク選択データがどのようなデータであ
つても、バンク選択データを記憶している特定ア
ドレスに関係なく共通の１つのデータ保持手段で
よいので、回路構成が簡略化され、プログラム設
計上の制約もない。また、バンク数が増加して
も、無駄になるメモリ空間（番地数）が少ない。
たとえば、アドレスデコーダ方式で

Claims (1)

  1. 【特許請求の範囲】 １ 第１のデータバスと、第１のアドレスバス
    と、第１のデータバスおよび第１のアドレスバス
    に接続されかつ第１のアドレスバスの最大アドレ
    スライン数によつて相対的に小さいアドレス空間
    をアクセス可能な中央処理ユニツトと、第２のデ
    ータバスと、第２のアドレスバスと、第２のデー
    タバスおよび第２のアドレスバスに接続されかつ
    画像処理のための画像処理ユニツトとを含む画像
    処理装置本体に対して着脱自在であり、その使用
    に際して前記画像処理装置本体に装着されるメモ
    リカートリツジであつて、 ケース、 前記ケースに収納され、前記画像処理装置本体
    に装着されるとき第１のデータバスに接続される
    第１のデータラインと、第１のアドレスバスに接
    続される第１のアドレスラインと、第２のデータ
    バスに接続される第２のデータラインと、第２の
    アドレスバスに接続される第２のアドレスライン
    とがそれぞれ形成された基板、 前記基板に装着され、そのデータ端子が前記第
    １のデータラインに接続され、そのアドレス端子
    の下位アドレス端子が前記第１のアドレスライン
    に接続され、アドレス端子に与えられるアドレス
    データで指定される記憶容量が相対的に大きい記
    憶容量を有し、その記憶領域がアドレス端子の一
    部で指定可能なアドレス空間に選ばれた複数のバ
    ンクに分割され、少なくとも１つのバンクの或る
    番地には他のバンクを選択するためのバンク選択
    データが書き込まれ、残りの番地の一部には前記
    中央処理ユニツトの処理のためのプログラムデー
    タを記憶した、不揮発性の第１のメモリ、 前記基板に装着され、そのデータ端子が前記第
    ２のデータラインに接続され、そのアドレス端子
    の一部が前記第２のアドレスラインに接続され、
    前記画像処理ユニツトの画像処理のためのキヤラ
    クタデータを記憶した第２のメモリ、および 前記基板に装着され、そのデータ入力端子が前
    記第１のデータラインの一部に接続され、そのデ
    ータ出力端子が前記第１のメモリのアドレス端子
    の上位部分に接続され、前記バンク選択データを
    保持するためのデータ保持手段を備え、 前記データ保持手段は、前記中央処理ユニツト
    が不揮発性の第１のメモリの選択信号および書込
    信号を出力したタイミングにおいて、そのとき中
    央処理ユニツトが第１のアドレスバスを介してア
    ドレス指定している前記第１のメモリから読み出
    されているバンク選択データを保持し、その保持
    しているバンク選択データを第１のメモリの上位
    アドレス端子に与え、 前記第１のメモリは、前記中央処理ユニツトが
    第１のメモリの選択信号および読出信号を出力し
    ている期間中において、前記データ保持手段から
    与えられるバンク選択データを上位アドレスと
    し、中央処理ユニツトから与えられるアドレスデ
    ータを下位アドレスとしたとき、上位アドレスで
    指定されるバンクであつて下位アドレスによつて
    指定される番地のデータを読み出すことを特徴と
    する、メモリカートリツジ。 ２ 前記第１のメモリの複数のバンクのうちの特
    定の１つは、前記中央処理ユニツトが常時アクセ
    ス可能な記憶領域としてその第１のアドレス空間
    に割り付けられ、そこには前記中央処理ユニツト
    がアクセス可能な第２のアドレス空間に対応する
    バンクを選択するためのバンク選択データが記憶
    され、 前記データ保持手段は前記第１のメモリから与
    えられる前記バンク選択データに基づいて、前記
    第２のアドレス空間によつて前記第１のメモリの
    バンクを選択する、特許請求の範囲第１項記載の
    メモリカートリツジ。 ３ 前記データ保持手段は、前記中央処理ユニツ
    トから前記第１のメモリに含まれる特定のバンク
    を指定する信号が与えられたとき、その信号を前
    記第１のメモリの上位のアダレス端子に与え、こ
    の信号が与えられないとき前記保持手段の出力を
    前記第１のメモリの前記上位のアドレスに与える
    ゲート手段を含む、特許請求の範囲第１項記載の
    メモリカートリツジ。 ４ 第１のデータバスと、第１のアドレスバス
    と、第１のデータバスおよび第１のアドレスバス
    に接続されかつ第１のアドレスバスの最大アドレ
    スライン数によつて相対的に小さいアドレス空間
    をアクセス可能な中央処理ユニツトと、第２のデ
    ータバスと、第２のアドレスバスと、第２のデー
    タバスおよび第２のアドレスバスに接続されかつ
    画像処理のためのの画像処理ユニツトとを含む画
    像処理装置本体に対して着脱自在であり、その使
    用に際して前記画像処理装置本体に装着されるメ
    モリカートリツジであつて、 ケース、 前記ケースに収納され、前記画像処理装置本体
    に装着されるとき第１のデータバスに接続される
    第１のデータラインと、第１のアドレスバスに接
    続される第１のアドレスラインと、第２のデータ
    バスに接続される第２のデータラインと、第２の
    アドレスバスに接続される第２のアドレスライン
    とがそれぞれ形成された基板、 前記基板に装着され、そのデータ端子が前記第
    １のデータラインに接続され、そのアドレス端子
    の下位アドレス端子が前記第１のアドレスライン
    に接続され、アドレス端子に与えられるアドレス
    データで指定される記憶容量が相対的に大きい記
    憶容量を有し、その記憶領域がアドレス端子の一
    部で指定可能なアドレス空間に選ばれた複数のバ
    スに分割され、少なくとも１つのバンクの或る番
    地には他のバンクを選択するためのバンク選択デ
    ータが書き込まれ、残りの番地の一部には前記中
    央処理ユニツトの処理のためのプログラムデータ
    を記憶した、不揮発性の第１のメモリ、 前記基板に装着され、そのデータ端子が前記第
    ２のデータラインに接続され、そのアドレス端子
    の一部が前記第２のアドレスラインに接続され、
    前記画像処理ユニツトの画像処理のためのキヤラ
    クタデータを一時記憶するための書込／読出可能
    な第２のメモリ、および 前記基板に装着され、そのデータ入力端子が前
    記第１のデータラインの一部に接続され、そのデ
    ータ出力端子が前記第１のメモリのアドレス端子
    の上位部分に接続され、前記バンク選択データを
    保持するためのデータ保持手段を備え、 前記第１のメモリは、複数のバンクが使用目的
    を達成するためのプログラムデータを記憶するプ
    ログラムデータ記憶領域と使用目的に応じた表示
    画面を形成するためのキヤラクタデータを記憶す
    るキヤラクタデータ記憶領域に分けられ、プログ
    ラムデータ記憶領域にはキヤラクタデータ記憶領
    域を指定するバンク選択データに関連して、或る
    バンクのキヤラクタデータを前記第２のメモリに
    転送するための命令データが記憶され、 前記データ保持手段は、前記中央処理ユニツト
    が不揮発性の第１のメモリの選択信号および書込
    信号を出力したタイミングにおいて、そのとき中
    央処理ユニツトが第１のアドレスバスを介してア
    ドレス指定している前記第１のメモリから読み出
    されているバンク選択データを保持し、その保持
    しているバンク選択データを第１のメモリの上位
    アドレス端子に与え、 前記第１のメモリは、前記中央処理ユニツトが
    第１のメモリの選択信号および読出信号を出力し
    ている期間中において、前記データ保持手段から
    与えられるバンク選択データを上位アドレスと
    し、中央処理ユニツトから与えられるアドレスデ
    ータを下位アドレスとしたとき、上位アドレスで
    指定されるバンクであつて下位アドレスによつて
    指定される番地のデータを読み出し、 前記第１のメモリのキヤラクタデータ記憶領域
    に対応するバンクが選択されているとき、前記第
    １のメモリから読み出されたキヤラクタデータが
    前記中央処理ユニツトおよび前記画像処理ユニツ
    トを介して前記第２のメモリへ書き込まれること
    を特徴とする、メモリカートリツジ。
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