JPH03160543A - 拡張アドレス指定回路 - Google Patents
拡張アドレス指定回路Info
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- JPH03160543A JPH03160543A JP2272508A JP27250890A JPH03160543A JP H03160543 A JPH03160543 A JP H03160543A JP 2272508 A JP2272508 A JP 2272508A JP 27250890 A JP27250890 A JP 27250890A JP H03160543 A JPH03160543 A JP H03160543A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Databases & Information Systems (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ．産業上の利用分野
この発明は、コンピュータ、特に、第２アドレス／デー
タ・バスに関連したメモリのセグメントを第１アドレス
／データ・バスからアクセスされるようにする拡張アド
レス指定回路に関するものであるら Ｂ．従来の技術とその課題 従来のパーソナル・コンピュータ・システムのＩ／Ｏア
ダプタ・カードは、プログラマブル・オプション・セレ
クト（ｐｏｓ） ・レジスタと称される複数のレジス
タを有している。メイン・プロセッサ・バスにプラグイ
ンされる各アダプタ・カードは、メイン・バス上のカー
ド・セットアップ・ラインに接続され、そのアダプタに
対するカード・セットアップ・ラインがアクティブであ
るときに、ＰＯＳレジスタをアクセスできるだけである
。ＰＯＳレジスタの数は、一般に８個に制限されている
が、この数を増大できることが望ましい。
タ・バスに関連したメモリのセグメントを第１アドレス
／データ・バスからアクセスされるようにする拡張アド
レス指定回路に関するものであるら Ｂ．従来の技術とその課題 従来のパーソナル・コンピュータ・システムのＩ／Ｏア
ダプタ・カードは、プログラマブル・オプション・セレ
クト（ｐｏｓ） ・レジスタと称される複数のレジス
タを有している。メイン・プロセッサ・バスにプラグイ
ンされる各アダプタ・カードは、メイン・バス上のカー
ド・セットアップ・ラインに接続され、そのアダプタに
対するカード・セットアップ・ラインがアクティブであ
るときに、ＰＯＳレジスタをアクセスできるだけである
。ＰＯＳレジスタの数は、一般に８個に制限されている
が、この数を増大できることが望ましい。
さらに、アダプタ・カードがインテリジェントである場
合、すなわち、アダプタ・カードがそれ自身のプロセッ
サ，アドレス／データ・バス．関連メモリを有する場合
には、アダプタ・カード・バスに関連するメモリを、Ｐ
ＯＳレジスタを通してアクセスできるならば、効果的で
ある。
合、すなわち、アダプタ・カードがそれ自身のプロセッ
サ，アドレス／データ・バス．関連メモリを有する場合
には、アダプタ・カード・バスに関連するメモリを、Ｐ
ＯＳレジスタを通してアクセスできるならば、効果的で
ある。
したがって、以下に説明するこの発明は、拡張アドレス
指定すなわちサブ・アドレス指定を用いて、アダプタ・
カードに関連したメモリの大セグメントをＰＯＳレジス
タを通してアクセスできるようにする。この発明は、ま
た、この大セグメントが、アダプタ・カード・バスに関
連したアドレス空間内に配置されることを可能にし、メ
モリのこのセグメント内の連続アドレスを容易かつ迅速
にアクセスできるような、オート・インクリメンティン
グを与える。
指定すなわちサブ・アドレス指定を用いて、アダプタ・
カードに関連したメモリの大セグメントをＰＯＳレジス
タを通してアクセスできるようにする。この発明は、ま
た、この大セグメントが、アダプタ・カード・バスに関
連したアドレス空間内に配置されることを可能にし、メ
モリのこのセグメント内の連続アドレスを容易かつ迅速
にアクセスできるような、オート・インクリメンティン
グを与える。
Ｃ．課題を解決するための手段
この発明は、第１および第２のアドレス指定可能なメモ
リ空間をそれぞれ有する第１および第２のアドレス／デ
ータ・バスに対して用いられる拡張アドレス指定回路で
ある。拡張アドレス指定回路は、第１および第２のレジ
スタを有し、第１レジスタは、第１．第２．第３のオー
バラツプしない範囲内にあるデータの値を格納すること
ができる。第１バス上の第１アドレス信号に応じて、第
１バスから第２レジスタをアクセスする手段を有してい
る。この第２レジスタをアクセスする手段は、第１レジ
スタに格納されたデータの第１の所定値に応じてイネー
ブルされる。この第１の所定値は、第１範囲の値内にあ
る。第２レジスタがこのようにアクセスされるときに、
第２レジスタと第１バスとの間でデータを転送すること
ができる。
リ空間をそれぞれ有する第１および第２のアドレス／デ
ータ・バスに対して用いられる拡張アドレス指定回路で
ある。拡張アドレス指定回路は、第１および第２のレジ
スタを有し、第１レジスタは、第１．第２．第３のオー
バラツプしない範囲内にあるデータの値を格納すること
ができる。第１バス上の第１アドレス信号に応じて、第
１バスから第２レジスタをアクセスする手段を有してい
る。この第２レジスタをアクセスする手段は、第１レジ
スタに格納されたデータの第１の所定値に応じてイネー
ブルされる。この第１の所定値は、第１範囲の値内にあ
る。第２レジスタがこのようにアクセスされるときに、
第２レジスタと第１バスとの間でデータを転送すること
ができる。
また、第２メモリ空間の第１セグメントを選択する手段
を有している。第１セグメントのベース・アドレスは、
第２レジスタに格納されたデータに対応じている。さら
に、第１バス上の第１アドレス信号に応じて、第２メモ
リ空間の第１セグメントの選択アドレスをアクセスする
手段を有している。第１セグメント内の選択されたアド
レスのアドレスは、第１レジスタに格納されたデータに
対応じている。第１セグメントの選択されたアドレスを
アクセスする手段は、第２範囲内にある第１レジスタに
格納されたデータの値に応じてイネーブルされ、選択さ
れたアドレスがこのようにアクセスされるときに、選択
されたアドレスと第１バスとの間でデータを転送するこ
とができる。
を有している。第１セグメントのベース・アドレスは、
第２レジスタに格納されたデータに対応じている。さら
に、第１バス上の第１アドレス信号に応じて、第２メモ
リ空間の第１セグメントの選択アドレスをアクセスする
手段を有している。第１セグメント内の選択されたアド
レスのアドレスは、第１レジスタに格納されたデータに
対応じている。第１セグメントの選択されたアドレスを
アクセスする手段は、第２範囲内にある第１レジスタに
格納されたデータの値に応じてイネーブルされ、選択さ
れたアドレスがこのようにアクセスされるときに、選択
されたアドレスと第１バスとの間でデータを転送するこ
とができる。
他の実施例では、この発明は、拡張アドレス指定機能を
有するアダプタ・カード回路である。アダプタ・カード
回路は、第１メモリ空間を有する第１アドレス／データ
・バスを備えるコンピュータに用いられる。このアダプ
タ・カード回路は、第２メモリ空間を有する第２アドレ
ス／データ・バスを有している。この第２バスにはメモ
リが接続され、このメモリは、第２メモリ空間内でアド
レス指定可能である。第１バスと第２バスとの間にデー
タを転送する手段は、第２バスのデータ・バスに接続さ
れている。第１および第２レジスタを有しており、第１
レジスタは、第１，第２，第３のオーバラップしない範
囲内にあるデータの値を格納することができる。第１バ
ス上の第１アドレス信号に応じて、第１バスから第２レ
ジスタをアクセスする手段を有している。第１レジスタ
に格納されたデータの第１の所定値に応じて、第２レジ
スタをアクセスする手段がイネーブルされる。
有するアダプタ・カード回路である。アダプタ・カード
回路は、第１メモリ空間を有する第１アドレス／データ
・バスを備えるコンピュータに用いられる。このアダプ
タ・カード回路は、第２メモリ空間を有する第２アドレ
ス／データ・バスを有している。この第２バスにはメモ
リが接続され、このメモリは、第２メモリ空間内でアド
レス指定可能である。第１バスと第２バスとの間にデー
タを転送する手段は、第２バスのデータ・バスに接続さ
れている。第１および第２レジスタを有しており、第１
レジスタは、第１，第２，第３のオーバラップしない範
囲内にあるデータの値を格納することができる。第１バ
ス上の第１アドレス信号に応じて、第１バスから第２レ
ジスタをアクセスする手段を有している。第１レジスタ
に格納されたデータの第１の所定値に応じて、第２レジ
スタをアクセスする手段がイネーブルされる。
第１の所定値は、第１範囲の値内にある。第２レジスタ
がこのようにアクセスされたときに、第２レジスタと第
１バスとの間でデータを転送することができる。また、
第２メモリの第１セグメントを選択する手段を有してい
る。第１セグメントのベース・アドレスは、第２レジス
タに格納されたデータに対応じている。さらに、第１バ
ス上の第１アドレス信号に応じて、第２メモリの第１セ
グメントの選択されたアドレスをアクセスする手段を有
している。第１セグメント内の選択されたアドレスのア
ドレスは、第１レジスタに格納されたデータに対応じて
いる。第２範囲にある第１レジスタ内に格納されたデー
タの値に応じて、第１セグメントの選択されたアドレス
をアクセスする手段がイネーブルされ、選択されたアド
レスがこのようにアクセスされたときに、選択されたア
ドレスと第１バスとの間でデータを転送することができ
る。
がこのようにアクセスされたときに、第２レジスタと第
１バスとの間でデータを転送することができる。また、
第２メモリの第１セグメントを選択する手段を有してい
る。第１セグメントのベース・アドレスは、第２レジス
タに格納されたデータに対応じている。さらに、第１バ
ス上の第１アドレス信号に応じて、第２メモリの第１セ
グメントの選択されたアドレスをアクセスする手段を有
している。第１セグメント内の選択されたアドレスのア
ドレスは、第１レジスタに格納されたデータに対応じて
いる。第２範囲にある第１レジスタ内に格納されたデー
タの値に応じて、第１セグメントの選択されたアドレス
をアクセスする手段がイネーブルされ、選択されたアド
レスがこのようにアクセスされたときに、選択されたア
ドレスと第１バスとの間でデータを転送することができ
る。
Ｄ．実施例
第ＩＡ図および第ＩＢ図において、第１アドレス／デー
タ・バス１０２は、アドレス・バス１０４およびデータ
・バス１０６を有しているゆアドレス・バスは、また、
”カード・セットアップ”と呼ばれるライン１０Ｂを有
している。第１バス１０２は、アダプタ・カード１１０
を受け入れできるように構威されており、アダプタ・カ
ード１１０を第１バス１０２にプラグインできる。１本
のカード・セットアップ・ライン１０８を図示している
が、実際には第１バスは、第１バスにプラグインされる
各アダプタ・カードに対して別々のカード・セットアッ
プ・ラインを有している。第１バス１０２は、一般的に
はパーソナル・コンピュータのメイン・バスである。第
１メモリ１１２は、第１バスに接続されており、第１バ
スの“メモリ空間”１１４内でアドレス指定可能である
。このメモリ空間は、第１バスから直接にアドレス指定
できるすべての記憶場所すなわちアドレスを有している
。アダプタ・カードは、第２アドレス／データ・バス１
１６を有し、このバスはアドレス・バス１１８およびデ
ータ・バス１２０を有している。第２メモリ１２２は、
第２バス１１６に接続され、第２バスのメモリ空間１２
４内でアドレス指定可能である。バス１０２． １１６
は、読取りラインおよび書込みラインを含む、通常の制
御ライン（図示せず）を有している。
タ・バス１０２は、アドレス・バス１０４およびデータ
・バス１０６を有しているゆアドレス・バスは、また、
”カード・セットアップ”と呼ばれるライン１０Ｂを有
している。第１バス１０２は、アダプタ・カード１１０
を受け入れできるように構威されており、アダプタ・カ
ード１１０を第１バス１０２にプラグインできる。１本
のカード・セットアップ・ライン１０８を図示している
が、実際には第１バスは、第１バスにプラグインされる
各アダプタ・カードに対して別々のカード・セットアッ
プ・ラインを有している。第１バス１０２は、一般的に
はパーソナル・コンピュータのメイン・バスである。第
１メモリ１１２は、第１バスに接続されており、第１バ
スの“メモリ空間”１１４内でアドレス指定可能である
。このメモリ空間は、第１バスから直接にアドレス指定
できるすべての記憶場所すなわちアドレスを有している
。アダプタ・カードは、第２アドレス／データ・バス１
１６を有し、このバスはアドレス・バス１１８およびデ
ータ・バス１２０を有している。第２メモリ１２２は、
第２バス１１６に接続され、第２バスのメモリ空間１２
４内でアドレス指定可能である。バス１０２． １１６
は、読取りラインおよび書込みラインを含む、通常の制
御ライン（図示せず）を有している。
２個のレジスタＰ Ｏ Ｓ ７ （１２６）およびＰＯ
Ｓ６（１２８） （ Ｐ Ｏ Ｓは、”Ｐｒｏｇｒａｍ
ｍａｂｌｅ Ｏｐｔｉｏｎ Ｓｅｌｅｃｔ”の略である
）は、第１バス１０２のデータ・バス１０６に接続され
、およびそれぞれアドレス・デコーダ１３０， １３２
を経てアドレス・バス１０４に接続されている。アドレ
ス・デコーダ１３０， １３２は、通常の構或のもので
あり、カード・セットアップ１０８がアクティブのとき
、７および６をそれぞれアドレス指定する。したがって
、カード・セットアップ・ライン１０８は、アクティブ
でなければならず、下位３アドレス・ビットは、ＳＥＬ
ＰＯＳ７（“Ｓｅｌｅｃｔ Ｐ Ｏ Ｓ ７ ）
に対しては、アクティブになるには７に等しくなければ
ならない。同様に、カード・セットアップは、アクティ
ブでなければならず、下位３アドレス・ビットは、ＳＥ
Ｌ ＰＯＳ７に対しては、アクティブになるには６に
等しくなければならない。これらレジスタ１２６， １
２８のそれぞれがアドレス指定されると、データ・バス
１０６とレジスタとの間にデータを転送することができ
る。
Ｓ６（１２８） （ Ｐ Ｏ Ｓは、”Ｐｒｏｇｒａｍ
ｍａｂｌｅ Ｏｐｔｉｏｎ Ｓｅｌｅｃｔ”の略である
）は、第１バス１０２のデータ・バス１０６に接続され
、およびそれぞれアドレス・デコーダ１３０， １３２
を経てアドレス・バス１０４に接続されている。アドレ
ス・デコーダ１３０， １３２は、通常の構或のもので
あり、カード・セットアップ１０８がアクティブのとき
、７および６をそれぞれアドレス指定する。したがって
、カード・セットアップ・ライン１０８は、アクティブ
でなければならず、下位３アドレス・ビットは、ＳＥＬ
ＰＯＳ７（“Ｓｅｌｅｃｔ Ｐ Ｏ Ｓ ７ ）
に対しては、アクティブになるには７に等しくなければ
ならない。同様に、カード・セットアップは、アクティ
ブでなければならず、下位３アドレス・ビットは、ＳＥ
Ｌ ＰＯＳ７に対しては、アクティブになるには６に
等しくなければならない。これらレジスタ１２６， １
２８のそれぞれがアドレス指定されると、データ・バス
１０６とレジスタとの間にデータを転送することができ
る。
ＰＯＳ７およびＰＯＳ６は、第１バスからそれぞれアク
セスできるが、他方では１個の１６ビット・レジスタ（
以下、ＰＯＳ７／６と称する）として機能する。さらに
、ＰＯＳ７／６に格納されたデータは、４ビッ｝１６進
数、例えばＦＦＦ６として表される。１６進数で”ｘ”
は、”ｄｏｎ’ ｔ ｃａｒｅ”状態を示している。Ｐ
ＯＳ７／６は、オート・インクリメンティング機能を有
している。ＰＯＳ６の“゜■”入力にパルスが入力され
ると、レジスタはインクリメントされる。ＰＯＳ７の“
Ｉ ＩＩ入力にパルスが入力されると、ＰＯＳ６の“キ
ャリーアウト”すなわち“ＣＯ“がアクティブになり、
これによりＰＯＳ７の“キャリーイン”すなわち“ＣＩ
”をアクティブにし、ＰＯＳ７もインクリメントされる
。ＰＯＳ７およびＰＯＳ６については、第２図を参照し
て後に詳細に説明する。
セスできるが、他方では１個の１６ビット・レジスタ（
以下、ＰＯＳ７／６と称する）として機能する。さらに
、ＰＯＳ７／６に格納されたデータは、４ビッ｝１６進
数、例えばＦＦＦ６として表される。１６進数で”ｘ”
は、”ｄｏｎ’ ｔ ｃａｒｅ”状態を示している。Ｐ
ＯＳ７／６は、オート・インクリメンティング機能を有
している。ＰＯＳ６の“゜■”入力にパルスが入力され
ると、レジスタはインクリメントされる。ＰＯＳ７の“
Ｉ ＩＩ入力にパルスが入力されると、ＰＯＳ６の“キ
ャリーアウト”すなわち“ＣＯ“がアクティブになり、
これによりＰＯＳ７の“キャリーイン”すなわち“ＣＩ
”をアクティブにし、ＰＯＳ７もインクリメントされる
。ＰＯＳ７およびＰＯＳ６については、第２図を参照し
て後に詳細に説明する。
ＰＯＳ７／６に格納されたデータは、オーバラフプしな
い３つの範囲に分割される。特に、ＦＦＦＯからＦＦＦ
Ｆまでの第１範囲と、０００１からＦＦＢＦまでの第２
範囲と、００００からｏｏｏｏまでの第３範囲（すなわ
ち、第３範囲はゼロのみを含む）とに分割される．アド
レス・デコーダ１３４は、ＰＯＳ７／６に格納されてい
る５つの特定の値すなわち以下の範囲の値をデコードす
る。特に、オールゼロ（００００すなわち第３範囲の値
）、その反転であるノット・オールゼロ、ＦＦＦ５、Ｆ
ＦＦ６、）ｙトＦＦＰＸ （すなわち、第１範囲の値で
はない）をデコードする。アドレス・デコーダ１３４は
、通常の構成である。
い３つの範囲に分割される。特に、ＦＦＦＯからＦＦＦ
Ｆまでの第１範囲と、０００１からＦＦＢＦまでの第２
範囲と、００００からｏｏｏｏまでの第３範囲（すなわ
ち、第３範囲はゼロのみを含む）とに分割される．アド
レス・デコーダ１３４は、ＰＯＳ７／６に格納されてい
る５つの特定の値すなわち以下の範囲の値をデコードす
る。特に、オールゼロ（００００すなわち第３範囲の値
）、その反転であるノット・オールゼロ、ＦＦＦ５、Ｆ
ＦＦ６、）ｙトＦＦＰＸ （すなわち、第１範囲の値で
はない）をデコードする。アドレス・デコーダ１３４は
、通常の構成である。
レジスタＰＯｓ４ （１３６）およびＰ Ｏ Ｓ ３
（１３８）は、第１バス１０２のデータ・バス１０６に
接続される通常の８ビット・データ・レジスタである。
（１３８）は、第１バス１０２のデータ・バス１０６に
接続される通常の８ビット・データ・レジスタである。
ＰＯＳ４は、アドレス・デコーダ１４０およびＡＮＤゲ
ート１４２を経てアドレス・バス１０４に接続され、Ｐ
ＯＳ３は、アドレス・デコーダ１４４およびＡＮＤゲー
ト１４６を経てアドレス・バス１０４に接続されている
。アドレス・バス１０４の下位３アドレス・ビットが４
に等しく、カード・セットアップ１０８がアクティブの
ときに、ＳＥＬ ＰＯＳ４がアクティブになる。同様
に、下位３アドレス・ビットが３に等しく、カード・セ
ットアップがアクティブのきに、ＳＥＬ ＰＯＳ３が
アクティブになる。
ート１４２を経てアドレス・バス１０４に接続され、Ｐ
ＯＳ３は、アドレス・デコーダ１４４およびＡＮＤゲー
ト１４６を経てアドレス・バス１０４に接続されている
。アドレス・バス１０４の下位３アドレス・ビットが４
に等しく、カード・セットアップ１０８がアクティブの
ときに、ＳＥＬ ＰＯＳ４がアクティブになる。同様
に、下位３アドレス・ビットが３に等しく、カード・セ
ットアップがアクティブのきに、ＳＥＬ ＰＯＳ３が
アクティブになる。
しかし、選択されるＰＯＳ４およびＰＯＳ３に対しては
、ＰＯＳ７／６に格納されているデータが第３範囲、す
なわちｏｏｏｏ内になければならないという付加的な制
限がある。したがって、レジスタがアドレス・バス１０
４から正しくアドレス指定され、ＰＯＳ７／６がｏｏｏ
ｏを格納している場合にのみ、ＰＯＳ４またはＰＯＳ３
とデータ・バス１０６との間でデータを転送することが
できる。
、ＰＯＳ７／６に格納されているデータが第３範囲、す
なわちｏｏｏｏ内になければならないという付加的な制
限がある。したがって、レジスタがアドレス・バス１０
４から正しくアドレス指定され、ＰＯＳ７／６がｏｏｏ
ｏを格納している場合にのみ、ＰＯＳ４またはＰＯＳ３
とデータ・バス１０６との間でデータを転送することが
できる。
セグメント・レジスタＳＥＧ ＲＥＧ４およびＳＥＧ
ＲＥＧ３は、８本のデータ出力ライン“Ｄｏ”がレ
ジスタのラッチ出力に直接に接続されており、したがっ
てこれらラインは連続してイネーブルされるということ
以外は、通常の構戒である。通常の入力／出力ライン゛
Ｉ ／ Ｏ ”が、”ＳＥＬ Ｉ／Ｏ” （Ｓｅｌｅ
ｃｔ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ラインを経て、イネ
ーブルおよびディスエープルされる。したがって、ＳＥ
Ｌ Ｉ／Ｏがアクティブの場合のみ、データを“Ｉ／
Ｏ”ポートへ入出力できる。ＡＮＤゲート１５２の出力
は、ＳＥＧ ＲＥＧ４のＳＥＬ Ｉ／Ｏ入力に接続
されており、その入力はアドレス・デコーダ１３４のＰ
ＦＦ６出力およびアドレス・デコーダ１４０のＳＥＬ
ＰＯＳ４出力に接続されているので、ＰＯＳ４がアド
レス指定されて、’ＰＯＳ７／６に格納されているデー
タの値がＦＦＰ６である場合のみ、ＳＥＧ ＲＥＧ４
のＩ／Ｏポートがイネーブルされる。したがって、ＰＯ
Ｓ４がアドレス指定されて、ＰＯＳ７／６に格納されて
いるデータがＦＦＦ６である場合のみ、ＳＥＧ ＲＥ
Ｇ４をアクセスする（書込みあるいは読取り）ことがで
きる。同様に、ＡＮＤゲートｌ５４の人力は、デコーダ
１３４のＰＦＰ５出力およびＳＥＬＰＯＳ４ラインに接
続されているので、ＰＯＳ４がアドレス指定され、ＰＯ
Ｓ７／６に格納されているデータがＦＦＰ５に等しい場
合のみ、ＳＥＣ， ＲＥＧ３をアクセスすることがで
きる。このように、セグメント・レジスタＳＥＧ Ｒ
ＥＧ４およびＳＥＧ ＲＥＧ３は、ＰＯＳ４をアドレ
ス指定することによってアクセスされる（すなわち、Ｓ
ＥＧＲＥＧ３は、ＰＯＳ３をアドレス指定してもアクセ
スされない）． ＳＥＣ ＲＥＣ４の８本のデータ出力（Ｄｏ）ライン
は、８個のＡＮＤゲート１５６および８個のＯＲゲート
１６０を経て、第２バス１１６の上位８アドレス・ライ
ンに接続されている（ゲートの中に書かれた“８′゛は
、各ラインに対しｌ回のゲート動作が８回繰り返される
ことを示している）．，ＡＮＤゲート１５６の他の３人
力は、アドレス・デコーダ１３４のノットＦＦＦＸおよ
びノット・オールゼロ出力、およびＳＥＬ ＰＯＳ４
に接続されているので、ＰＯＳ４がアドレス指定され、
ＰＯＳ７／６に格納されているデータの値が第２範囲（
００００〜ＦＦＢＦ）にあるときのみに、ＳＥＧ Ｒ
ＢＧ４の８本のライン出力ラインは、第２バス１１６の
８木の上位アドレス・ラインにゲートされる。ＳＥＧＲ
Ｅ（１，４の出力での８木のラインは、メモリ空間１２
４の第１の６４ｋＢセグメントを選択するのに用いられ
る。
ＲＥＧ３は、８本のデータ出力ライン“Ｄｏ”がレ
ジスタのラッチ出力に直接に接続されており、したがっ
てこれらラインは連続してイネーブルされるということ
以外は、通常の構戒である。通常の入力／出力ライン゛
Ｉ ／ Ｏ ”が、”ＳＥＬ Ｉ／Ｏ” （Ｓｅｌｅ
ｃｔ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ラインを経て、イネ
ーブルおよびディスエープルされる。したがって、ＳＥ
Ｌ Ｉ／Ｏがアクティブの場合のみ、データを“Ｉ／
Ｏ”ポートへ入出力できる。ＡＮＤゲート１５２の出力
は、ＳＥＧ ＲＥＧ４のＳＥＬ Ｉ／Ｏ入力に接続
されており、その入力はアドレス・デコーダ１３４のＰ
ＦＦ６出力およびアドレス・デコーダ１４０のＳＥＬ
ＰＯＳ４出力に接続されているので、ＰＯＳ４がアド
レス指定されて、’ＰＯＳ７／６に格納されているデー
タの値がＦＦＰ６である場合のみ、ＳＥＧ ＲＥＧ４
のＩ／Ｏポートがイネーブルされる。したがって、ＰＯ
Ｓ４がアドレス指定されて、ＰＯＳ７／６に格納されて
いるデータがＦＦＦ６である場合のみ、ＳＥＧ ＲＥ
Ｇ４をアクセスする（書込みあるいは読取り）ことがで
きる。同様に、ＡＮＤゲートｌ５４の人力は、デコーダ
１３４のＰＦＰ５出力およびＳＥＬＰＯＳ４ラインに接
続されているので、ＰＯＳ４がアドレス指定され、ＰＯ
Ｓ７／６に格納されているデータがＦＦＰ５に等しい場
合のみ、ＳＥＣ， ＲＥＧ３をアクセスすることがで
きる。このように、セグメント・レジスタＳＥＧ Ｒ
ＥＧ４およびＳＥＧ ＲＥＧ３は、ＰＯＳ４をアドレ
ス指定することによってアクセスされる（すなわち、Ｓ
ＥＧＲＥＧ３は、ＰＯＳ３をアドレス指定してもアクセ
スされない）． ＳＥＣ ＲＥＣ４の８本のデータ出力（Ｄｏ）ライン
は、８個のＡＮＤゲート１５６および８個のＯＲゲート
１６０を経て、第２バス１１６の上位８アドレス・ライ
ンに接続されている（ゲートの中に書かれた“８′゛は
、各ラインに対しｌ回のゲート動作が８回繰り返される
ことを示している）．，ＡＮＤゲート１５６の他の３人
力は、アドレス・デコーダ１３４のノットＦＦＦＸおよ
びノット・オールゼロ出力、およびＳＥＬ ＰＯＳ４
に接続されているので、ＰＯＳ４がアドレス指定され、
ＰＯＳ７／６に格納されているデータの値が第２範囲（
００００〜ＦＦＢＦ）にあるときのみに、ＳＥＧ Ｒ
ＢＧ４の８本のライン出力ラインは、第２バス１１６の
８木の上位アドレス・ラインにゲートされる。ＳＥＧＲ
Ｅ（１，４の出力での８木のラインは、メモリ空間１２
４の第１の６４ｋＢセグメントを選択するのに用いられ
る。
同様に、ＡＮＤゲート１５８の入力のうちの２つは、ア
ドレス・デコーダ１３４のノント・オールゼロ出力と、
ＳＥＬ ＰＯＳ３ラインとに接続されている。したが
って、第２メモリ空間１２４の第２の６４ｋＢセグメン
トを選択するのにＳＥ（：， ＲＥＧ３が用いられる
ように、ＰＯＳ３がアドレス指定され、ＰＯＳ７／６に
椙納されているデータの値が第１または第２範囲にある
ときに、ＳＥＣ ＲＥＧ３の８本の出力ラインが、第
２バス１１６の８本の上位アドレス・ラインにゲートさ
れる。
ドレス・デコーダ１３４のノント・オールゼロ出力と、
ＳＥＬ ＰＯＳ３ラインとに接続されている。したが
って、第２メモリ空間１２４の第２の６４ｋＢセグメン
トを選択するのにＳＥ（：， ＲＥＧ３が用いられる
ように、ＰＯＳ３がアドレス指定され、ＰＯＳ７／６に
椙納されているデータの値が第１または第２範囲にある
ときに、ＳＥＣ ＲＥＧ３の８本の出力ラインが、第
２バス１１６の８本の上位アドレス・ラインにゲートさ
れる。
ＰＯＳ７の８個の出力およびＰＯＳ６の８個の出力が、
ＡＮＤゲー目６２． １６４を経て、第２バス１１６の
８本の中位アドレス・ラインおよび８本の下位アドレス
・ラインにそれぞれ接続されている。
ＡＮＤゲー目６２． １６４を経て、第２バス１１６の
８本の中位アドレス・ラインおよび８本の下位アドレス
・ラインにそれぞれ接続されている。
ＡＮＤゲート１６２． １６４の第２人力は、ＡＮＤゲ
ー目６６， １６８およびＯＲゲー｝ １７０を経て、
アドレス・デコーダ１３４， １４０， １４４に接続
されている。
ー目６６， １６８およびＯＲゲー｝ １７０を経て、
アドレス・デコーダ１３４， １４０， １４４に接続
されている。
したがって、ＰＯＳ４がアドレス指定され、ＰＯＳ７／
６に格納されているデータの値が第２範囲（０００１〜
ＦＦＥＦ ）にあるか、あるいは、ＰＯＳ３がアドレス
指定され、ＰＯＳ７／６に格納されているデータの値が
第１または第２範囲（０００１−ＦＦＦＦ）にあるとき
に、ＰＯＳ７／６の１６個の出力は、第２バス１１６の
１６本の下位アドレス・ラインにゲートされる。
６に格納されているデータの値が第２範囲（０００１〜
ＦＦＥＦ ）にあるか、あるいは、ＰＯＳ３がアドレス
指定され、ＰＯＳ７／６に格納されているデータの値が
第１または第２範囲（０００１−ＦＦＦＦ）にあるとき
に、ＰＯＳ７／６の１６個の出力は、第２バス１１６の
１６本の下位アドレス・ラインにゲートされる。
したがって、第２メモリ空間の選択されたセグメント内
の記憶場所は、適切な値をＰＯＳ７／６にロードし、Ｐ
ＯＳ４またはＰＯＳ３をアドレス指定することによって
、第１バスから間接的にアクセスすることができる。第
２メモリ空間内の記憶場所がこのようにアクセスされる
と、第２バス１１６に接続された（データ・バス１２０
を介して）メモリ１２２と、第１バス１０２のデータ・
バス１０６との間で、８個のＡＮＤゲート１７２および
８個のＡＮＤゲート１７４を経てデータが転送される。
の記憶場所は、適切な値をＰＯＳ７／６にロードし、Ｐ
ＯＳ４またはＰＯＳ３をアドレス指定することによって
、第１バスから間接的にアクセスすることができる。第
２メモリ空間内の記憶場所がこのようにアクセスされる
と、第２バス１１６に接続された（データ・バス１２０
を介して）メモリ１２２と、第１バス１０２のデータ・
バス１０６との間で、８個のＡＮＤゲート１７２および
８個のＡＮＤゲート１７４を経てデータが転送される。
読取りおよび書込みと付されたラインは、第１バスから
の図示しない読取りおよび書込み制御ラインである。
の図示しない読取りおよび書込み制御ラインである。
要約すると、セグメント・レジスタ（ＳＥＧＲＥＧ４お
よびＳＥＣ ＲＥＧ３）は、第２メモリ空間１２４０
２つの６４ｋＢのセグメントを選択するために用いられ
る。ＦＰＰ６をＰＯＳ７／６に格納し、続いでＰＯＳ４
をアドレス指定することによって、第１セグメントのベ
ース・アドレスは、ＳＥＧＲＥＧ４にロードされる。同
様に、ＦＦＦ５をｐｏｓ７／６に格納し、続いてＰＯＳ
４をアドレス指定することによって、第２セグメントの
ベース・アドレスは、ＳＥＣ； ＲＥＧ３にロードさ
れる。
よびＳＥＣ ＲＥＧ３）は、第２メモリ空間１２４０
２つの６４ｋＢのセグメントを選択するために用いられ
る。ＦＰＰ６をＰＯＳ７／６に格納し、続いでＰＯＳ４
をアドレス指定することによって、第１セグメントのベ
ース・アドレスは、ＳＥＧＲＥＧ４にロードされる。同
様に、ＦＦＦ５をｐｏｓ７／６に格納し、続いてＰＯＳ
４をアドレス指定することによって、第２セグメントの
ベース・アドレスは、ＳＥＣ； ＲＥＧ３にロードさ
れる。
次に、メモリ１２２の第１セグメント内の特定の記憶場
所を、第１セグメント内の所望の記憶場所のアドレス（
このアドレスは範囲０００１−ＦＦＥＦになければなら
ない）をＰＯＳ７／６にロードすることによってアドレ
ス指定し、選択された記憶場所を、ＰＯＳ４をアドレス
指定することによってアクセスする。同様に、メモリ１
２２の第２セグメント内の特定の記憶場所を、所望の記
憶場所のアドレス（このアドレスは第１または第２範囲
になければならない。すなわち、アドレスはゼロにはな
り得ない。）をＰＯＳ７／６にロードし、続いてＰＯＳ
３をアドレス指定する。第２メモリ空間のセグメント内
の記憶場所の各アクセス後に、選択されたセグメント内
の次の記憶場所を指示するように、ＰＯＳ７／６がイン
クリメントされる。
所を、第１セグメント内の所望の記憶場所のアドレス（
このアドレスは範囲０００１−ＦＦＥＦになければなら
ない）をＰＯＳ７／６にロードすることによってアドレ
ス指定し、選択された記憶場所を、ＰＯＳ４をアドレス
指定することによってアクセスする。同様に、メモリ１
２２の第２セグメント内の特定の記憶場所を、所望の記
憶場所のアドレス（このアドレスは第１または第２範囲
になければならない。すなわち、アドレスはゼロにはな
り得ない。）をＰＯＳ７／６にロードし、続いてＰＯＳ
３をアドレス指定する。第２メモリ空間のセグメント内
の記憶場所の各アクセス後に、選択されたセグメント内
の次の記憶場所を指示するように、ＰＯＳ７／６がイン
クリメントされる。
ＰＯＳ４およびＰＯＳ３をアクセスするためには、ＰＯ
Ｓ７／６にｏｏｏｏをロードし、ＰＯＳ ４およびＰＯ
Ｓ３を、第１バスからアドレス指定する。
Ｓ７／６にｏｏｏｏをロードし、ＰＯＳ ４およびＰＯ
Ｓ３を、第１バスからアドレス指定する。
第２図は、ＰＯＳ７およびＰＯＳ８の詳細な構成を示す
。第２図によれば、ＰＯＳ７は２個の８ビット・データ
・ラッチ２０２， ２０４を有している。
。第２図によれば、ＰＯＳ７は２個の８ビット・データ
・ラッチ２０２， ２０４を有している。
ラッチ２０２は、第１バスからのレジスタ・ロード・ク
ロック信号によりクロックされる。すなわち、第２メモ
リ空間１２４のセグメントのうちの１つが第１バスから
アクセスされるときにクロックされる。ＰＯＳ７がアド
レス指定されると、第１データ・バス１０６からのデー
タが、ＡＮＤゲート２０６およびＯＲゲート２０８を経
てラッチ２０２ヘロードされる．同様に、ＰＯＳ４また
はＰＯＳ３がアドレス指定されると、加算器２．１０の
出力データは、ゲート２１２を経てラッチ２０２にロー
ドされる。ＰＯＳ７／６のデータの値はノン・ゼロであ
り、オート・インクリメント・イネーブル（“ＡＵＴ○
ＩＮＣ ＥＮ″）は、ＡＮＤゲート２１４およびＯＲ
ゲート２１６で決定されて、イネーブルされる。
ロック信号によりクロックされる。すなわち、第２メモ
リ空間１２４のセグメントのうちの１つが第１バスから
アクセスされるときにクロックされる。ＰＯＳ７がアド
レス指定されると、第１データ・バス１０６からのデー
タが、ＡＮＤゲート２０６およびＯＲゲート２０８を経
てラッチ２０２ヘロードされる．同様に、ＰＯＳ４また
はＰＯＳ３がアドレス指定されると、加算器２．１０の
出力データは、ゲート２１２を経てラッチ２０２にロー
ドされる。ＰＯＳ７／６のデータの値はノン・ゼロであ
り、オート・インクリメント・イネーブル（“ＡＵＴ○
ＩＮＣ ＥＮ″）は、ＡＮＤゲート２１４およびＯＲ
ゲート２１６で決定されて、イネーブルされる。
オート・インクリメント・イネーブルは、簡単には、他
のレジスタ（ＰＯＳ５、これは図示されていない）のビ
ットである。この他のレジスタは、第１バス１０２から
はセットすなわちクリアできず、オート・インクリメン
ト機能をターン・オンおよびターン・オフするのに用い
られる。加算器２１０の一方の入力は、ラッチ２０４の
出力から到来し、他方の入力は、ＰＯＳ６の“キャリー
出力”からの゜“キャリー人力”である。したがって、
ＰＯＳ６がＦＦを含むときのみ、ＰＯＳ７がインクリメ
ントされる。ＰＯＳ６は、加算器２１Ｂへの“キャリー
人力゛が論理１にセットされることを除いて、ＰＯＳ７
と同様に構威される。したがって、オート・インクリメ
ントがアクティブであるとすると、第２メモリ空間のセ
グメントの１つがアクセスされるときに、ＰＯＳ６がイ
ンクリメントされる。
のレジスタ（ＰＯＳ５、これは図示されていない）のビ
ットである。この他のレジスタは、第１バス１０２から
はセットすなわちクリアできず、オート・インクリメン
ト機能をターン・オンおよびターン・オフするのに用い
られる。加算器２１０の一方の入力は、ラッチ２０４の
出力から到来し、他方の入力は、ＰＯＳ６の“キャリー
出力”からの゜“キャリー人力”である。したがって、
ＰＯＳ６がＦＦを含むときのみ、ＰＯＳ７がインクリメ
ントされる。ＰＯＳ６は、加算器２１Ｂへの“キャリー
人力゛が論理１にセットされることを除いて、ＰＯＳ７
と同様に構威される。したがって、オート・インクリメ
ントがアクティブであるとすると、第２メモリ空間のセ
グメントの１つがアクセスされるときに、ＰＯＳ６がイ
ンクリメントされる。
Ｅ．発明の効果
本発明によれば、アダプタ・カードに関連したメモリの
セグメントを容易にアクセスすることができる。
セグメントを容易にアクセスすることができる。
第ＩＡ図および第ＩＢ図は、本発明を示す回路図、
第２図は、第ＩＡ図のＰＯＳ７およびＰＯＳ ６レジス
タの回路図である。 １０２ ・・・・・第１バス １１０ ・・・・・アダプタ・カード１１２． １２
２・・・メモリ １１４， １２４・・・メモリ空間 １１６ ・・・・・第２バス
タの回路図である。 １０２ ・・・・・第１バス １１０ ・・・・・アダプタ・カード１１２． １２
２・・・メモリ １１４， １２４・・・メモリ空間 １１６ ・・・・・第２バス
Claims (14)
- （１）第１および第２のアドレス指定可能なメモリ空間
をそれぞれ有する第１および第２のアドレス／データ・
バスに対して用いる拡張アドレス指定回路において、 第１および第２レジスタを有し、第１のレジスタは、第
１、第２、第３のオーバーラップしない範囲にあるデー
タの値を格納することができ、前記第１バス上の第１ア
ドレス信号に応じて、前記第１バスから前記第２レジス
タをアクセスする手段を有し、この手段は、前記第１レ
ジスタに格納されたデータであって、前記第１範囲内に
ある第１の所定値に応じてイネーブルされ、これにより
、第２レジスタがアクセスされたときに、前記第２レジ
スタと前記第１バスとの間でデータを転送することがで
き、 前記第２メモリ空間の第１セグメントを選択する手段を
有し、前記第１セグメントのベース・アドレスは前記第
２レジスタに格納されたデータに対応し、 前記第１バス上の前記第１アドレスに応じて、前記第２
メモリ空間の前記第１セグメントの選択されたアドレス
をアクセスする手段を有し、前記第１セグメント内の前
記選択されたアドレスのアドレスは、前記第１レジスタ
に格納されたデータに対応し、この手段は、前記第２範
囲内にある前記第１レジスタに格納されたデータの値に
応じてイネーブルされ、これにより、前記選択されたア
ドレスがアクセスされたときに、前記選択されたアドレ
スと前記第１バスとの間でデータを転送することができ
る、 ことを特徴とする拡張アドレス指定回路。 - （２）請求項１記載の拡張アドレス指定回路において、 第３レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第３レジスタをアクセスする手段とを
有し、この手段は、前記第１レジスタに格納されたデー
タの値であって、前記第１範囲内にある第２の所定値に
応じてイネーブルされ、これにより、前記第３レジスタ
がアクセスされたときに、前記第３レジスタと前記第１
バスとの間でデータ転送を行うことができ、 前記第２メモリ空間の第２セグメントを選択する手段を
有し、前記第２セグメントのベース・アドレスが前記第
３レジスタに格納されたデータに対応する、 ことを特徴とする拡張アドレス指定回路。 - （３）請求項２記載の拡張アドレス指定回路において、 前記第１バス上の第２アドレス信号に応じて、前記第２
メモリ空間の前記第２セグメントの選択されたアドレス
をアクセスする手段を有し、前記第２セグメント内の前
記選択されたアドレスのアドレスは、前記第１レジスタ
に格納されたデータに対応し、この手段は、前記第１ま
たは第２範囲内にある前記第１レジスタに格納されたデ
ータの値に応じてイネーブルされ、これにより、前記選
択されたアドレスがアクセスされたときに、前記選択さ
れたアドレスと前記第１バスとの間でデータを転送する
ことができる、 ことを特徴とする拡張アドレス指定回路。 - （４）請求項１、２または３記載の拡張アドレス指定回
路において、 前記第２メモリ空間のアドレスがアクセスされた後に、
前記第１レジスタをオート・インクリメントする手段を
有することを特徴とする拡張アドレス指定回路。 - （５）請求項３または４記載の拡張アドレス指定回路に
おいて、 第４および第５レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第４レジスタをアクセスする手段を有
し、この手段は、前記第１レジスタに格納されたデータ
の値であって、前記第３範囲内にある第３の所定値に応
じてイネーブルされ、これにより、前記第４レジスタが
アクセスされたときに、前記第４レジスタと前記第１バ
スとの間でデータを転送することができ、 前記第１バス上の前記第２アドレス信号に応じて、前記
第１バスから前記第５レジスタをアクセスする手段を有
し、この手段は、前記第１レジスタに格納されたデータ
の前記第３の所定値に応じてイネーブルされ、これによ
り、前記第５レジスタがアクセスされたときに、前記第
５レジスタと前記第１バスとの間でデータを転送するこ
とができる、 ことを特徴とする拡張アドレス指定回路。 - （６）請求項２または４記載の拡張アドレス指定回路に
おいて、 第４レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第４レジスタをアクセスする手段を有
し、この手段は、前記第１レジスタに格納されたデータ
の値であって、前記第３範囲内にある第３の所定値に応
じてイネーブルされ、これにより、前記第４レジスタが
アクセスされたときに、前記第４レジスタと前記第１バ
スとの間でデータを転送することができる、 ことを特徴とする拡張アドレス指定回路。 - （７）請求項１または４記載の拡張アドレス指定回路に
おいて、 第３レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第３レジスタをアクセスする手段とを
有し、この手段は、前記第１レジスタに格納されたデー
タの値であって、前記第１範囲内にある第２の所定値に
応じてイネーブルされ、これにより、前記第３レジスタ
がアクセスされたときに、前記第３レジスタと前記第１
バスとの間でデータ転送を行うことができる、 ことを特徴とする拡張アドレス指定回路。 - （８）第１メモリ空間を有する第１アドレス／データ・
バスを備えるコンピュータに用いられ、拡張アドレス指
定機能を有するアダプタ・カードにおいて、 第２メモリ空間を有する第２アドレス／データ・バスと
、 前記第２バスに接続され、前記第２メモリ空間内でアド
レス指定可能なメモリと、 前記第２バスのデータ・バスに接続され、前記第１バス
と第２バスとの間でデータ転送を行う手段と、 第１および第２レジスタとを有し、第１のレジスタは、
第１、第２、第３のオーバーラップしない範囲にあるデ
ータの値を格納することができ、前記第１バス上の第１
アドレス信号に応じて、前記第１バスから前記第２レジ
スタをアクセスする手段を有し、この手段は、前記第１
レジスタに格納されたデータであって、前記第１範囲内
にある第１の所定値に応じてイネーブルされ、これによ
り、第２レジスタがアクセスされたときに、前記第２レ
ジスタと前記第１バスとの間でデータを転送することが
でき、 前記メモリの第１セグメントを選択する手段を有し、前
記第１セグメントのベース・アドレスは前記第２レジス
タに格納されたデータに対応し、前記第１バス上の前記
第１アドレスに応じて、前記メモリの前記第１セグメン
トの選択されたアドレスをアクセスする手段を有し、前
記第１セグメント内の前記選択されたアドレスのアドレ
スは、前記第１レジスタに格納されたデータに対応し、
この手段は、前記第２範囲内にある前記第１レジスタに
格納されたデータの値に応じてイネーブルされ、これに
より、前記選択されたアドレスがアクセスされたときに
、前記選択されたアドレスと前記第１バスとの間でデー
タを転送することができる、 ことを特徴とするアダプタ・カード。 - （９）請求項８記載のアダプタ・カードにおいて、第３
レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第３レジスタをアクセスする手段とを
有し、この手段は、前記第１レジスタに格納されたデー
タの値であって、前記第１範囲内にある第２の所定値に
応じてイネーブルされ、これにより、前記第３レジスタ
がアクセスされたときに、前記第３レジスタと前記第１
バスとの間でデータ転送を行うことができ、 前記メモリの第２セグメントを選択する手段を有し、前
記第２セグメントのベース・アドレスが前記第３レジス
タに格納されたデータに対応する、ことを特徴とするア
ダプタ・カード。 - （１０）請求項９記載のアダプタ・カードにおいて、前
記第１バス上の第２アドレス信号に応じて、前記メモリ
の前記第２セグメントの選択されたアドレスをアクセス
する手段を有し、前記第２セグメント内の前記選択され
たアドレスのアドレスは、前記第１レジスタに格納され
たデータに対応し、この手段は、前記第１または第２範
囲内にある前記第１レジスタに格納されたデータの値に
応じてイネーブルされ、これにより、前記選択されたア
ドレスがアクセスされるときに、前記選択されたアドレ
スと前記第１バスとの間でデータを転送できる、 ことを特徴とするアダプタ・カード。 - （１１）請求項８、９または１０記載のアダプタ・カー
ドにおいて、 前記メモリのアドレスがアクセスされた後に、前記第１
レジスタをオート・インクリメントする手段を有するこ
とを特徴とするアダプタ・カード。 - （１２）請求項１０または１１記載のアダプタ・カード
において、 第４および第５レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第４レジスタをアクセスする手段を有
し、この手段は、前記第１レジスタに格納されたデータ
の値であって、前記第３範囲内にある第３の所定値に応
じてイネーブルされ、これにより、前記第４レジスタが
アクセスされたときに、前記第４レジスタと前記第１バ
スとの間でデータを転送することができ、 前記第１バス上の前記第２アドレス信号に応じて、前記
第１バスから前記第５レジスタをアクセスする手段を有
し、この手段は、前記第１レジスタに格納されたデータ
の前記第３の所定値に応じてイネーブルされ、これによ
り、前記５レジスタがアクセスされたときに、前記第５
レジスタと前記第１バスとの間でデータを転送すること
ができる、 ことを特徴とするアダプタ・カード。 - （１３）請求項９または１１記載のアダプタ・カードに
おいて、 第４レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第４レジスタをアクセスする手段を有
し、この手段は、前記第１レジスタに格納されたデータ
の値であって、前記第３範囲内にある第３の所定値に応
じてイネーブルされ、これにより、前記第４レジスタが
アクセスされたときに、前記第４レジスタと前記第１バ
スとの間でデータを転送することができる、 ことを特徴とするアダプタ・カード。 - （１４）請求項８または１１記載のアダプタ・カードに
おいて、 第３レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第３レジスタをアクセスする手段とを
有し、この手段は、前記第１レジスタに格納されたデー
タの値であって、前記第１範囲内にある第２の所定値に
応じてイネーブルされ、これにより、前記第３レジスタ
がアクセスされたときに、前記第３レジスタと前記第１
バスとの間でデータ転送を行うことができる、 ことを特徴とするアダプタ・カード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43464789A | 1989-11-13 | 1989-11-13 | |
| US434,647 | 1989-11-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03160543A true JPH03160543A (ja) | 1991-07-10 |
| JPH0738180B2 JPH0738180B2 (ja) | 1995-04-26 |
Family
ID=23725068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2272508A Expired - Lifetime JPH0738180B2 (ja) | 1989-11-13 | 1990-10-12 | 拡張アドレス指定回路 |
Country Status (11)
| Country | Link |
|---|---|
| EP (1) | EP0428329B1 (ja) |
| JP (1) | JPH0738180B2 (ja) |
| KR (1) | KR930007046B1 (ja) |
| CN (1) | CN1018487B (ja) |
| AU (1) | AU635569B2 (ja) |
| BR (1) | BR9005633A (ja) |
| CA (1) | CA2026768C (ja) |
| DE (1) | DE69025268T2 (ja) |
| HK (1) | HK71796A (ja) |
| MY (1) | MY107722A (ja) |
| SG (1) | SG44428A1 (ja) |
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| US7822105B2 (en) * | 2003-09-02 | 2010-10-26 | Sirf Technology, Inc. | Cross-correlation removal of carrier wave jamming signals |
| EP1664824B1 (en) | 2003-09-02 | 2015-01-14 | SiRF Technology, Inc. | Satellite positioning receiver and method of communicating between the signal processing and FFT subsystems of said satellite positioning receiver |
| KR102471500B1 (ko) * | 2018-03-12 | 2022-11-28 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 테스트 시스템 |
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| JP2609220B2 (ja) * | 1985-03-15 | 1997-05-14 | ソニー株式会社 | マルチ・プロセツサ・システム |
| CA1330596C (en) * | 1986-11-19 | 1994-07-05 | Yoshiaki Nakanishi | Memory cartridge and data processing apparatus |
-
1990
- 1990-10-02 CA CA002026768A patent/CA2026768C/en not_active Expired - Fee Related
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