JPS607678A - メモリ構成方式 - Google Patents
メモリ構成方式Info
- Publication number
- JPS607678A JPS607678A JP58114884A JP11488483A JPS607678A JP S607678 A JPS607678 A JP S607678A JP 58114884 A JP58114884 A JP 58114884A JP 11488483 A JP11488483 A JP 11488483A JP S607678 A JPS607678 A JP S607678A
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- Japan
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- address
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
囚 発明の技術分野
本発明は、メモリ構成方式、特にデータを記憶する記憶
素子のビット毎にアドレスを付し、指定したアドレスか
ら始まる所定のビット長のデータをアクセスするメモリ
構成方式に関するものである。
素子のビット毎にアドレスを付し、指定したアドレスか
ら始まる所定のビット長のデータをアクセスするメモリ
構成方式に関するものである。
０３） 技術の背景と問題点
従来のメモリ構成方式は、複数の記憶素子のビット、例
えば８ピツトを１語としてエアドレスを付していた。こ
のため、処理する１語のデータが、第１図囚に示すよう
に、２つのアドレスに分割して存在する場合、例えばビ
ットマツプディスプレイ装置のデータなどの場合には、
特別Ω処理が必要となる。まず、必要なデータの存在す
る最初のアドレスの１語のデータを読み出しだ後（第１
図）））、有意なデータを左端までシフトする（第１図
（Ｃ） ）。次に、最初のアドレスに１を加えたアドレ
スの１語のデータを読み出しだ後（第１図（６））、有
意なデータを右端にシフトする。そして、得られた夫々
の有意なデータ（第１図（Ｑおよび（ト））を結合して
、１語のデータを得なければならなかった（第１図（ト
））。このためメモリアクセスが多く必要となるととも
に、アクセスしたデータをシフト処理などしなければな
らず、記憶素子の任意の位置にデータを高速に書き込ん
だシ、あるいは読み出すには、問題があった。
えば８ピツトを１語としてエアドレスを付していた。こ
のため、処理する１語のデータが、第１図囚に示すよう
に、２つのアドレスに分割して存在する場合、例えばビ
ットマツプディスプレイ装置のデータなどの場合には、
特別Ω処理が必要となる。まず、必要なデータの存在す
る最初のアドレスの１語のデータを読み出しだ後（第１
図）））、有意なデータを左端までシフトする（第１図
（Ｃ） ）。次に、最初のアドレスに１を加えたアドレ
スの１語のデータを読み出しだ後（第１図（６））、有
意なデータを右端にシフトする。そして、得られた夫々
の有意なデータ（第１図（Ｑおよび（ト））を結合して
、１語のデータを得なければならなかった（第１図（ト
））。このためメモリアクセスが多く必要となるととも
に、アクセスしたデータをシフト処理などしなければな
らず、記憶素子の任意の位置にデータを高速に書き込ん
だシ、あるいは読み出すには、問題があった。
（Ｑ 発明の目的と構成
本発明は、データを記憶する記憶素子のピット毎にアド
レスを付し、指定したアドレスから始まる所定のビット
長のデータを一度にアクセスすることにより、記憶素子
の任意の位置にデータを高速にアクセスすることを目的
としている。そのため、本発明のメモリ構成方式は、指
定したアドレスの記憶素子にデータを書き込みあるいは
記憶素子からデータを読み出すメモリ構成方式において
、データを記憶する記憶素子のピット対応にアドレスを
付すとともに当該ピット対応に読み・書きできるメモリ
を複数個もうけ、指定したアドレスから始まる所定のビ
ット長に対応する記憶素子にデータを書き込みあるいは
記憶素子からデータを読み出すことを特徴としている。
レスを付し、指定したアドレスから始まる所定のビット
長のデータを一度にアクセスすることにより、記憶素子
の任意の位置にデータを高速にアクセスすることを目的
としている。そのため、本発明のメモリ構成方式は、指
定したアドレスの記憶素子にデータを書き込みあるいは
記憶素子からデータを読み出すメモリ構成方式において
、データを記憶する記憶素子のピット対応にアドレスを
付すとともに当該ピット対応に読み・書きできるメモリ
を複数個もうけ、指定したアドレスから始まる所定のビ
ット長に対応する記憶素子にデータを書き込みあるいは
記憶素子からデータを読み出すことを特徴としている。
眞 発明の実施例
以下罠図面を参照して、本発明の詳細な説明する。
第２図は本発明の概念図を示し、第３図は本発明の１実
施例構成を示し、第４図は第３図図示のアドレスセレク
タの詳細を示し、第５図は第３図図示のデータ・アクセ
スを説明する図を示す。図中、１はメモリアドレスレジ
スタ、２はカウンタ、３はセレクトコントロール、４は
シフトコントロール、５はアドレスセレクタ、６はメモ
リ、７は２ｎｂｉｔローテイ）−シフト・レジスタを表
わす。
施例構成を示し、第４図は第３図図示のアドレスセレク
タの詳細を示し、第５図は第３図図示のデータ・アクセ
スを説明する図を示す。図中、１はメモリアドレスレジ
スタ、２はカウンタ、３はセレクトコントロール、４は
シフトコントロール、５はアドレスセレクタ、６はメモ
リ、７は２ｎｂｉｔローテイ）−シフト・レジスタを表
わす。
第２図（５）は本発明の概念図を示し、記憶素子の（ッ
ト毎にアドレスを付した状態を示す。第２図の）は第２
図囚図示アドレス指定とデータとの関係を示す。
ト毎にアドレスを付した状態を示す。第２図の）は第２
図囚図示アドレス指定とデータとの関係を示す。
データを読み出すために、例えば２番地のアドレスを指
定した場合、データは２番地のアドレスに続く所定のビ
ット長、ここでは４ピツトのデータを読み出すため、５
番地までのアドレスに含まれるデータが第２図ＣＢ）図
示のように読み出される。
定した場合、データは２番地のアドレスに続く所定のビ
ット長、ここでは４ピツトのデータを読み出すため、５
番地までのアドレスに含まれるデータが第２図ＣＢ）図
示のように読み出される。
同様にして、３番地あるいは８番地のアドレスを指定す
ることによシ、夫々４ビツトのデータが読み出される（
第２図の））。また書き込む場合には、Ｍ２図ＣＢ）Ｋ
示すようにデータと共にアドレスを指定、例えば２番地
を指定すれば、第２図囚図示２番地以降に所定のデータ
、ここでは４ビツトのデータが記憶される。このように
記憶素子のピット毎にアドレスを付す仁とにより、記憶
素子の任意の位置にあるデータを高速に読み出した夛、
あるいは任意の位置ＶＣ！き込むことができる。
ることによシ、夫々４ビツトのデータが読み出される（
第２図の））。また書き込む場合には、Ｍ２図ＣＢ）Ｋ
示すようにデータと共にアドレスを指定、例えば２番地
を指定すれば、第２図囚図示２番地以降に所定のデータ
、ここでは４ビツトのデータが記憶される。このように
記憶素子のピット毎にアドレスを付す仁とにより、記憶
素子の任意の位置にあるデータを高速に読み出した夛、
あるいは任意の位置ＶＣ！き込むことができる。
第３図は指定された上位のアドレス信号およびそれに１
を加えたアドレス信号の２種のアドレス信号をもうけ、
１語長に相当する下位のアドレス信号にもとづき、前記
２ａＩの上位アドレス信号のうちから１語に対応する有
意なピットデータを有する１つのアドレス信号を選択し
てデータを１度に耽み出しだ後（第５図ω））、この読
み出したデータをローティト・シフト、シ（第５図（Ｑ
）、必要とする１語のデータを高速に読み出す１実施例
である。以下本発明によるアドレス長（ｙｘ＋ｒＬ）ピ
ット、データ長２４ビツトのメモリを構成したｌ実施例
８を説明する。
を加えたアドレス信号の２種のアドレス信号をもうけ、
１語長に相当する下位のアドレス信号にもとづき、前記
２ａＩの上位アドレス信号のうちから１語に対応する有
意なピットデータを有する１つのアドレス信号を選択し
てデータを１度に耽み出しだ後（第５図ω））、この読
み出したデータをローティト・シフト、シ（第５図（Ｑ
）、必要とする１語のデータを高速に読み出す１実施例
である。以下本発明によるアドレス長（ｙｘ＋ｒＬ）ピ
ット、データ長２４ビツトのメモリを構成したｌ実施例
８を説明する。
第３図において、計算機などからアドレスバスな通じて
入力された（７７Ｌ＋３）ピットのアドレス信号は、メ
モリアドレスレジスタ（ＭＡＲ）にラッｆされる。ＭＡ
Ｒにラッチされた（ｍ＋ｒＬ）ピットのアドレス信号の
うち、上位ｍピットの信号を内部パスＡに出力するとと
もに、カウンタ２に入力し、１な加算した信号を内部パ
スＢに出方する。一方、ＭＡＲＫラッチされた（ｍ＋Ｗ
）ピットのアドレス信号のうち、下位ルビットをセレク
ト・コントロール３およびシフトコントロール４に供給
する。セレクト・コントロール３に供給した下位ルピッ
トのアドレス信号を２ｒＬの信号にデコードし、夫々対
応するアドレスセレクタ５に供給する。アドレス会セレ
クタ５は、セレクトコントロール３がら供給された信号
に基づき、内部パスＡあるいは内部パスＢからのアドレ
ス信号のうち、いずれか一方のアドレス信号をメモ９６
に供給する。これにより、メモリ６は有意なピットデー
タのみを２ｎｂｉｔローテイト・ンフトφレジスタ７に
供給する。シフト・コントロール４は供給された下位ル
ピットのアドレス信号の内容の数に相当するパルスをｆ
ｌｉｔローティト−シフト０ンジスタ７に供給し、第５
図（Ｑに示すように有意ビットデータをローティト・シ
フトさせ、所定のデータに配列し、２４ビツトのデータ
としてデータバスに出力する。
入力された（７７Ｌ＋３）ピットのアドレス信号は、メ
モリアドレスレジスタ（ＭＡＲ）にラッｆされる。ＭＡ
Ｒにラッチされた（ｍ＋ｒＬ）ピットのアドレス信号の
うち、上位ｍピットの信号を内部パスＡに出力するとと
もに、カウンタ２に入力し、１な加算した信号を内部パ
スＢに出方する。一方、ＭＡＲＫラッチされた（ｍ＋Ｗ
）ピットのアドレス信号のうち、下位ルビットをセレク
ト・コントロール３およびシフトコントロール４に供給
する。セレクト・コントロール３に供給した下位ルピッ
トのアドレス信号を２ｒＬの信号にデコードし、夫々対
応するアドレスセレクタ５に供給する。アドレス会セレ
クタ５は、セレクトコントロール３がら供給された信号
に基づき、内部パスＡあるいは内部パスＢからのアドレ
ス信号のうち、いずれか一方のアドレス信号をメモ９６
に供給する。これにより、メモリ６は有意なピットデー
タのみを２ｎｂｉｔローテイト・ンフトφレジスタ７に
供給する。シフト・コントロール４は供給された下位ル
ピットのアドレス信号の内容の数に相当するパルスをｆ
ｌｉｔローティト−シフト０ンジスタ７に供給し、第５
図（Ｑに示すように有意ビットデータをローティト・シ
フトさせ、所定のデータに配列し、２４ビツトのデータ
としてデータバスに出力する。
また、メモリにデータを書き込む場合には、データをｆ
ｂｉｔローティト・シフト・レジスタ７に入力し、所定
のローティトを行なった後、データをメモリ６に書き込
めばよい。
ｂｉｔローティト・シフト・レジスタ７に入力し、所定
のローティトを行なった後、データをメモリ６に書き込
めばよい。
第４図は第３図図示アドレスセレクタ５の詳細を示し、
セレクトコントロール３はアドレス下位ｎｂｉｔの信号
にもとづき有意なビットデータをアクセスするための選
択信号をアドレス・セレクタ５内にあるーｉｔパス・バ
ッファ５−２の出力送出端子（ＯｔＪＴ ＰＵＴ ］１
ｉｌＮＡＢＬＥ ）に供給する。即ち、セレクトコント
ロール３の入カルで出力ＣｉはｃＬ＝１？ホ交舅となる
。一方、ｍｂｉｔパス・バッファ５−１ニハ、インバー
タによう反転した選択信号を供給する。これによシ、ア
ドレスセレクト５はバスＡあるいはバスＢから有意なビ
ットデータをアクセスするアドレス信号を夫々送出する
。
セレクトコントロール３はアドレス下位ｎｂｉｔの信号
にもとづき有意なビットデータをアクセスするための選
択信号をアドレス・セレクタ５内にあるーｉｔパス・バ
ッファ５−２の出力送出端子（ＯｔＪＴ ＰＵＴ ］１
ｉｌＮＡＢＬＥ ）に供給する。即ち、セレクトコント
ロール３の入カルで出力ＣｉはｃＬ＝１？ホ交舅となる
。一方、ｍｂｉｔパス・バッファ５−１ニハ、インバー
タによう反転した選択信号を供給する。これによシ、ア
ドレスセレクト５はバスＡあるいはバスＢから有意なビ
ットデータをアクセスするアドレス信号を夫々送出する
。
第５図は第３図図示のデータアクセスを説明する図を示
す。
す。
第５図（４）に図示する１１アクセス“は、上位アドレ
ス専によって１度にアクセスされるデータ領域を示し、
″１語′はアクセスしたい有意なデータ領域を示す。
ス専によって１度にアクセスされるデータ領域を示し、
″１語′はアクセスしたい有意なデータ領域を示す。
第５図（Ｂ）は第３図図示２ｒＬｈｉｔローテイト・シ
フト・レジスタ７にビットデータを読み出した状態を示
す。
フト・レジスタ７にビットデータを読み出した状態を示
す。
第５図（ｃ）は第５図（Ｉ３）のビットデータをローテ
ィト・シフトさせ、所定の１語のデータを得た状態を示
す。データを書き込む場合には、第５図（Ｃ）、（Ｂ）
、（４）の順に読み出しの場合と逆の手順により、メモ
リの所定位置に書き込む。
ィト・シフトさせ、所定の１語のデータを得た状態を示
す。データを書き込む場合には、第５図（Ｃ）、（Ｂ）
、（４）の順に読み出しの場合と逆の手順により、メモ
リの所定位置に書き込む。
（ト）発明の効果。
以上説明した如く、本発明によれば、データを記憶する
記憶素子のピット毎にアドレスを付し、指定したアドレ
スから始まる一連のアドレスに１度のアクセスによシ、
データを書き込みあるいは読み出しができるため、任意
の位置に存在するデータを高速に読み出し、あるいは薔
き込むことができる効果がある。特に、ピットマツプデ
ィスプレイ装置などにおいては、大なる効果がある。
記憶素子のピット毎にアドレスを付し、指定したアドレ
スから始まる一連のアドレスに１度のアクセスによシ、
データを書き込みあるいは読み出しができるため、任意
の位置に存在するデータを高速に読み出し、あるいは薔
き込むことができる効果がある。特に、ピットマツプデ
ィスプレイ装置などにおいては、大なる効果がある。
第１図は従来のメモリ構成方式によるビット処理を説明
する図、を示し、第２図（５）は本発明の概念図を示し
、第２図（６）は第２因囚図示アドレス指定とデータと
の関係を示し、第３図は本発明の１実施例構成を示し、
第４図は第３図図示のアドレスセレクタの詳細を示し、
第５図は第３図図示のデータアクセスを説明する図を示
す。 図中、ｌはメモリアドレス・レジスタ、２はカウンタ、
３はセレクト・コントロール、４はシフトコントロール
、５はアドレスセレクタ、６はメモリ、７は２ｒＬｂｉ
ｔローテイト・シフト・レジスタを表わす。 特許出願人 協士通株式会社 ４７９ テ“＝２バス 一４只０−１ 第５図
する図、を示し、第２図（５）は本発明の概念図を示し
、第２図（６）は第２因囚図示アドレス指定とデータと
の関係を示し、第３図は本発明の１実施例構成を示し、
第４図は第３図図示のアドレスセレクタの詳細を示し、
第５図は第３図図示のデータアクセスを説明する図を示
す。 図中、ｌはメモリアドレス・レジスタ、２はカウンタ、
３はセレクト・コントロール、４はシフトコントロール
、５はアドレスセレクタ、６はメモリ、７は２ｒＬｂｉ
ｔローテイト・シフト・レジスタを表わす。 特許出願人 協士通株式会社 ４７９ テ“＝２バス 一４只０−１ 第５図
Claims (1)
- 指定したアドレスの記憶素子にデータを書き込みあるい
は記憶素子からデータを読み出すメモリ構成方式におい
て、データを記憶する記憶素子のビット対応にアドレス
を付すとともに当該ビット対応に読み・書きできるメモ
リを複数個もうけ、指定したアドレスから始まる所定の
ビット長に対応する記憶素子にデータを１・き込みある
いは記憶素子からデータを読み出すことを特徴とするメ
モリ構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114884A JPS607678A (ja) | 1983-06-25 | 1983-06-25 | メモリ構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114884A JPS607678A (ja) | 1983-06-25 | 1983-06-25 | メモリ構成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607678A true JPS607678A (ja) | 1985-01-16 |
| JPH0120511B2 JPH0120511B2 (ja) | 1989-04-17 |
Family
ID=14649079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114884A Granted JPS607678A (ja) | 1983-06-25 | 1983-06-25 | メモリ構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607678A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102497A (ja) * | 1985-10-28 | 1987-05-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ランダム・アクセス・メモリ |
| JPS63163549A (ja) * | 1986-12-25 | 1988-07-07 | Sony Corp | ビツトブロツクの転送方法 |
| JPH02161519A (ja) * | 1988-04-14 | 1990-06-21 | Nec Corp | シリアル入出力回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817582A (ja) * | 1981-07-06 | 1983-02-01 | ハネウエル・インフオメ−シヨン・システムズ・インコ−ポレ−テツド | 多重ワ−ド・メモリのデ−タ蓄積およびアドレス指定方式 |
-
1983
- 1983-06-25 JP JP58114884A patent/JPS607678A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817582A (ja) * | 1981-07-06 | 1983-02-01 | ハネウエル・インフオメ−シヨン・システムズ・インコ−ポレ−テツド | 多重ワ−ド・メモリのデ−タ蓄積およびアドレス指定方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102497A (ja) * | 1985-10-28 | 1987-05-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ランダム・アクセス・メモリ |
| JPS63163549A (ja) * | 1986-12-25 | 1988-07-07 | Sony Corp | ビツトブロツクの転送方法 |
| JPH02161519A (ja) * | 1988-04-14 | 1990-06-21 | Nec Corp | シリアル入出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0120511B2 (ja) | 1989-04-17 |
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