JPH03286234A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH03286234A JPH03286234A JP2086510A JP8651090A JPH03286234A JP H03286234 A JPH03286234 A JP H03286234A JP 2086510 A JP2086510 A JP 2086510A JP 8651090 A JP8651090 A JP 8651090A JP H03286234 A JPH03286234 A JP H03286234A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明Ｃよ 記憶装置を複数のブロックに分割しそれら
を並列にアクセスして記憶装置へのアクセスを高速化す
るメモリ制御装置に関し 特に 高速のアクセスを行な
い且気 消費電力を少なくするメモリ制御装置に関する
ものであ也 従来の技術 従来のメモリ制御装置としては 例えば特開平１−２２
４８５０号公報に示されていも第４図は この従来のメ
モリ制御装置の構成国を示し 第５図に 第４図に示す
装置に於ける従来のメモリアクセス処理のタイムチャー
トを示す。
を並列にアクセスして記憶装置へのアクセスを高速化す
るメモリ制御装置に関し 特に 高速のアクセスを行な
い且気 消費電力を少なくするメモリ制御装置に関する
ものであ也 従来の技術 従来のメモリ制御装置としては 例えば特開平１−２２
４８５０号公報に示されていも第４図は この従来のメ
モリ制御装置の構成国を示し 第５図に 第４図に示す
装置に於ける従来のメモリアクセス処理のタイムチャー
トを示す。
第４図に示す如く、 ２００は中央制御装置からのアド
レス信号及べ 中央制御装置からの制御信号を入力し
マルチブレクスされたアドレス信号と、メモリアクセス
制御信号と、データ伝達方向制御信号と、中央制御装置
へのウェイト制御信号とを出力するアクセスタイミング
制御装置であも ２０１〜２０８はアクセスタイミング
制御装置２００からのマルチプレクスされたアドレス信
号と、アクセスタイミング制御装置２００からのメモリ
アクセス制御信号とを入力しデータの入出力を行なう、
それぞれ８ビツト長のダイナミックランダムアクセスメ
モリ （以下ＤＲＡＭと称す。）群で、ページモードア
クセス方式を有していも また２０１〜２０４はバンク
Ｏを、 ２０５〜２０８はバンク１を構威すも 更に
２０１、２０２、２０５、２０６は偶数ワードアドレス
群を、 ２０３゜２０４、２０７、２０８は奇数ワード
アドレス群を構成す＆ ２０９はアクセスタイミング
制御装置２００からのデータ伝達方向制御信号とを入力
Ｌ ＤＲＡＭ２０１〜２０８からのデータバスと、中
央制御装置からのデータバスのデータ伝達方向を制御す
るバッファである。
レス信号及べ 中央制御装置からの制御信号を入力し
マルチブレクスされたアドレス信号と、メモリアクセス
制御信号と、データ伝達方向制御信号と、中央制御装置
へのウェイト制御信号とを出力するアクセスタイミング
制御装置であも ２０１〜２０８はアクセスタイミング
制御装置２００からのマルチプレクスされたアドレス信
号と、アクセスタイミング制御装置２００からのメモリ
アクセス制御信号とを入力しデータの入出力を行なう、
それぞれ８ビツト長のダイナミックランダムアクセスメ
モリ （以下ＤＲＡＭと称す。）群で、ページモードア
クセス方式を有していも また２０１〜２０４はバンク
Ｏを、 ２０５〜２０８はバンク１を構威すも 更に
２０１、２０２、２０５、２０６は偶数ワードアドレス
群を、 ２０３゜２０４、２０７、２０８は奇数ワード
アドレス群を構成す＆ ２０９はアクセスタイミング
制御装置２００からのデータ伝達方向制御信号とを入力
Ｌ ＤＲＡＭ２０１〜２０８からのデータバスと、中
央制御装置からのデータバスのデータ伝達方向を制御す
るバッファである。
以上の様に構成された従来のメモリ制御装置に於いて（
よ バンク０へのアクセスが行なわれた場合、第５図の
（ｂ）に示す如く、ＲＡＳＯが”Ｌｏｗ′″レベルにな
り、以降 現在有効となっているページ外へのアクセス
が発生する力＼ ＤＲＡＭの仕様で規定されるＲＡＳパ
ルスのタイムアウトが発生する力＼ 或いは バンク０
内のメモリリフレッシュが行なわれるまで”ＬＯＷ
レベルが維持されも 各ワードへのアクセス（よ 第５
図の（Ｃ）及び、第５図の（ｄ）に示す如く、ＣＡＳ
ＯＥ、ＣＡＳＯ○を制御して行なわれ 現在有効となっ
ているページ内で、偶数ワードアドレス群２０１、２０
２と、奇数ワードアドレス群２０３゜２０４の間で交互
にアクセスが行なわれる場合、ＣＡＳのプリチャージが
インターリーブされ 高速のアクセスが実現されも バンクｌへのアクセスが行なわれる場合もバンクＯに対
するアクセスと同様であも 即杖 第５図の（ｅ）に示
す如く、ＲＡＳＩが”Ｌｏｗ’レベルになり、以降 現
在有効となっているページ外へのアクセスが発生する力
＼ ＤＲＡＭの仕様で規定されるＲＡＳパルスのタイム
アウトが発生する力＼ 或い（よ バンク１内のメモリ
リフレッシュが行なわれるまで”ＬＯＷ レベルが維
持される。
よ バンク０へのアクセスが行なわれた場合、第５図の
（ｂ）に示す如く、ＲＡＳＯが”Ｌｏｗ′″レベルにな
り、以降 現在有効となっているページ外へのアクセス
が発生する力＼ ＤＲＡＭの仕様で規定されるＲＡＳパ
ルスのタイムアウトが発生する力＼ 或いは バンク０
内のメモリリフレッシュが行なわれるまで”ＬＯＷ
レベルが維持されも 各ワードへのアクセス（よ 第５
図の（Ｃ）及び、第５図の（ｄ）に示す如く、ＣＡＳ
ＯＥ、ＣＡＳＯ○を制御して行なわれ 現在有効となっ
ているページ内で、偶数ワードアドレス群２０１、２０
２と、奇数ワードアドレス群２０３゜２０４の間で交互
にアクセスが行なわれる場合、ＣＡＳのプリチャージが
インターリーブされ 高速のアクセスが実現されも バンクｌへのアクセスが行なわれる場合もバンクＯに対
するアクセスと同様であも 即杖 第５図の（ｅ）に示
す如く、ＲＡＳＩが”Ｌｏｗ’レベルになり、以降 現
在有効となっているページ外へのアクセスが発生する力
＼ ＤＲＡＭの仕様で規定されるＲＡＳパルスのタイム
アウトが発生する力＼ 或い（よ バンク１内のメモリ
リフレッシュが行なわれるまで”ＬＯＷ レベルが維
持される。
各ワードへのアクセス（よ 第５図の（ｆ）及び、第５
図の（ｇ）に示す如く、ＣＡＳＩＦ、、ＣＡＳｌｏ、を
制御して行なわれ 現在有効となっているページ内で、
偶数ワードアドレス群２０５、２０６と、奇数ワードア
ドレス群２０７、２０８の間で交互にアクセスが行なわ
れる場合、ＣＡＳのプリチャージがインターリーブされ
高速のアクセスが実現されも 更に アクセスがバンク間にまたがる場合も第５図の（
ｂ）及び、第５図の（ｅ）に示す如く、ＲＡＳＯ及び、
ＲＡＳＩのプリチャージがインターリーブされ 高速の
アクセスが実現されも発明が解決しようとする課題 しかしながら上記の様な構成では 各バンクの選択信号
（ＲＡＳＯｌＲＡＳＩ）により選択されたＤ ＲＡ Ｍ
ｉ；Ｌ 現在有効となっているページ外へのアクセ
スが発生する力＼ ＤＲＡＭの仕様で規定されるＲＡＳ
パルスのタイムアウトが発生する力＼或い（よ 選択さ
れたバンク内のメモリリフレッシュが行なわれるまで活
性化状態のまま保持されており、高速ではある方式 消
費電力が大きくなるという問題点を有してい１゜ 本発明はかかる点に鑑ム 複数のブロックに分割された
記憶装置を並列にアクセスして記憶装置へのアクセスを
高速化し且つ、 消費電力を低減するメモリ制御装置を
提供することを目的とする。
図の（ｇ）に示す如く、ＣＡＳＩＦ、、ＣＡＳｌｏ、を
制御して行なわれ 現在有効となっているページ内で、
偶数ワードアドレス群２０５、２０６と、奇数ワードア
ドレス群２０７、２０８の間で交互にアクセスが行なわ
れる場合、ＣＡＳのプリチャージがインターリーブされ
高速のアクセスが実現されも 更に アクセスがバンク間にまたがる場合も第５図の（
ｂ）及び、第５図の（ｅ）に示す如く、ＲＡＳＯ及び、
ＲＡＳＩのプリチャージがインターリーブされ 高速の
アクセスが実現されも発明が解決しようとする課題 しかしながら上記の様な構成では 各バンクの選択信号
（ＲＡＳＯｌＲＡＳＩ）により選択されたＤ ＲＡ Ｍ
ｉ；Ｌ 現在有効となっているページ外へのアクセ
スが発生する力＼ ＤＲＡＭの仕様で規定されるＲＡＳ
パルスのタイムアウトが発生する力＼或い（よ 選択さ
れたバンク内のメモリリフレッシュが行なわれるまで活
性化状態のまま保持されており、高速ではある方式 消
費電力が大きくなるという問題点を有してい１゜ 本発明はかかる点に鑑ム 複数のブロックに分割された
記憶装置を並列にアクセスして記憶装置へのアクセスを
高速化し且つ、 消費電力を低減するメモリ制御装置を
提供することを目的とする。
課題を解決するための手段
本発明（よ 複数のブロックからなる記憶装置と、前記
記憶装置の各ブロックにアドレス信号を入力し且ス 前
記記憶装置の各ブロックに並列にアクセス信号を入力す
るアクセスタイミング制御装置と、前記アドレス信号反
訳 前記アクセス信号により選択され前記記憶装置より
出力されたデータを保持するラッチとを備えメモリ制御
装置であも作 用 本発明は前記した構成により、中央制御装置によって指
定されたアドレス及び、そのアドレスに先行するアドレ
スのワードをアクセスタイミング制御装置が記憶装置か
ら同時にリードし ラッチに保持すも アクセスタイミ
ング制御装置は ラッチに保持された先行ワードを中央
制御装置によって指定されたアドレスに従へ 順次デー
タバスに出力すも 更に アクセスタイミング制御装置
は 先行ワードが順次データバスに出力されている間に
記憶装置を活性化させているアクセス信号をネゲートシ
消費電力を低減させもまた 異なるアドレス領域を
交互にアクセスする際にｋ 各々のアドレス領域に於い
て中央制御装置が指定するアドレスに先行するアドレス
のワードを同時に先行リードし 複数組備えたラッチの
各組に振り分けて保持することにより、直接記憶装置を
アクセスする頻度を減少させ、その間記憶装置を活性化
させているアクセス信号をネゲートして、更に消費電力
を低減させも 実施例 第１図は本発明の実施例に於けるメモリ制御装置のブロ
ック図を示し 第２図Ｃ表 第１図に示すメモリ制御
装置に於けるメモリリードアクセス処理のタイムチャー
トを示す。また 第３図に第１図に示すメモリ制御装置
に於けるメモリライトアクセス処理のタイムチャートを
示す。第１図に於いて、 １は中央制御装置からのアド
レス信号 ２は中央制御装置からの制御信号 ３はマル
チプレクスされたアドレス信ｑ４〜１４はメモリアクセ
ス制御信号 １５〜２２はラッチの出力制御信号 ２３
はラッチの選択信号 ２４はデータ伝達方向制御信号
２５は中央制御装置へのウェイト制御信号であも １０
０は中央制御装置からのアドレス信号１及び、中央制御
装置からの制御信号２を入カレ 記憶装置へ入力するア
ドレス信号３と、メモリアクセス制御信号４〜１４と、
ラッチの出力制御信号１５〜２２と、ラッチの選択信号
２３と、データ伝達方向制御信号２４と、中央制御装置
へのウェイト制御信号２５とを出力するアクセスタイミ
ング制御装置である。 １０１〜１３２ζ友 アドレス
信号３と、メモリアクセス制御信号４〜１４とを入力し
データの入出力を行なう、それぞれ８ビツト長のＤＲＡ
Ｍ群で、ページモードアクセス方式を有していも まｒ
、１０１〜１１６はバンクＡを、 １１７〜１３２はバ
ンクＢをそれぞれ構威すも 更に １０１〜１０４、１
１７〜１２０は第Ｏワードアドレス群を、 １０５〜１
０８、１２１〜１２４は第１ワードアドレス群を、 １
０９〜１１２、１２５〜１２８は第２ワードアドレス群
を、 １１３〜１１６、１２９〜１３２は第３ワードア
ドレス群をそれぞれ構成すもまた ４〜１４のメモリア
クセス制御信号の八ＲＡＳＡはバンクＡのＲＡＳ信残
ＲＡＳＢはバンクＢのＲＡ Ｓ ４Ｍ匁 ＣＡＳＡＯＯ
〜３はバンクＡの第Ｏワードアドレス群のＣＡ１１ｕ
ＣＡＳＡＩＯ〜３はバンクＡの第１ワードアドレス群
のＣＡ Ｓ ４Ｗ蛛 ＣＡＳＡ２０〜３はバンクＡの第
２ワードアドレス群のＣＡＳ信−ＩＬ ＣＡＳＡ３０
〜３はバンクＡの第３ワードアドレス群のＣＡＳ信ｕｃ
ＡｓＢＯｏ〜３はバンクＢの第Ｏワードアドレス群のＣ
ＡＳ信ｕ ＣＡＳＢＩＯ〜３はバンクＢの第１ワード
アドレス群のＣＡＳ信ｕ ＣＡＳ８２０〜３はバンク
Ｂの第２ワードアドレス群のＣＡＳ信号 ＣＡＳＢ３０
〜３はバンクＢの第３ワードアドレス群のＣＡＳ信号、
ＷＥはメモリライトイネーブル信号である。
記憶装置の各ブロックにアドレス信号を入力し且ス 前
記記憶装置の各ブロックに並列にアクセス信号を入力す
るアクセスタイミング制御装置と、前記アドレス信号反
訳 前記アクセス信号により選択され前記記憶装置より
出力されたデータを保持するラッチとを備えメモリ制御
装置であも作 用 本発明は前記した構成により、中央制御装置によって指
定されたアドレス及び、そのアドレスに先行するアドレ
スのワードをアクセスタイミング制御装置が記憶装置か
ら同時にリードし ラッチに保持すも アクセスタイミ
ング制御装置は ラッチに保持された先行ワードを中央
制御装置によって指定されたアドレスに従へ 順次デー
タバスに出力すも 更に アクセスタイミング制御装置
は 先行ワードが順次データバスに出力されている間に
記憶装置を活性化させているアクセス信号をネゲートシ
消費電力を低減させもまた 異なるアドレス領域を
交互にアクセスする際にｋ 各々のアドレス領域に於い
て中央制御装置が指定するアドレスに先行するアドレス
のワードを同時に先行リードし 複数組備えたラッチの
各組に振り分けて保持することにより、直接記憶装置を
アクセスする頻度を減少させ、その間記憶装置を活性化
させているアクセス信号をネゲートして、更に消費電力
を低減させも 実施例 第１図は本発明の実施例に於けるメモリ制御装置のブロ
ック図を示し 第２図Ｃ表 第１図に示すメモリ制御
装置に於けるメモリリードアクセス処理のタイムチャー
トを示す。また 第３図に第１図に示すメモリ制御装置
に於けるメモリライトアクセス処理のタイムチャートを
示す。第１図に於いて、 １は中央制御装置からのアド
レス信号 ２は中央制御装置からの制御信号 ３はマル
チプレクスされたアドレス信ｑ４〜１４はメモリアクセ
ス制御信号 １５〜２２はラッチの出力制御信号 ２３
はラッチの選択信号 ２４はデータ伝達方向制御信号
２５は中央制御装置へのウェイト制御信号であも １０
０は中央制御装置からのアドレス信号１及び、中央制御
装置からの制御信号２を入カレ 記憶装置へ入力するア
ドレス信号３と、メモリアクセス制御信号４〜１４と、
ラッチの出力制御信号１５〜２２と、ラッチの選択信号
２３と、データ伝達方向制御信号２４と、中央制御装置
へのウェイト制御信号２５とを出力するアクセスタイミ
ング制御装置である。 １０１〜１３２ζ友 アドレス
信号３と、メモリアクセス制御信号４〜１４とを入力し
データの入出力を行なう、それぞれ８ビツト長のＤＲＡ
Ｍ群で、ページモードアクセス方式を有していも まｒ
、１０１〜１１６はバンクＡを、 １１７〜１３２はバ
ンクＢをそれぞれ構威すも 更に １０１〜１０４、１
１７〜１２０は第Ｏワードアドレス群を、 １０５〜１
０８、１２１〜１２４は第１ワードアドレス群を、 １
０９〜１１２、１２５〜１２８は第２ワードアドレス群
を、 １１３〜１１６、１２９〜１３２は第３ワードア
ドレス群をそれぞれ構成すもまた ４〜１４のメモリア
クセス制御信号の八ＲＡＳＡはバンクＡのＲＡＳ信残
ＲＡＳＢはバンクＢのＲＡ Ｓ ４Ｍ匁 ＣＡＳＡＯＯ
〜３はバンクＡの第Ｏワードアドレス群のＣＡ１１ｕ
ＣＡＳＡＩＯ〜３はバンクＡの第１ワードアドレス群
のＣＡ Ｓ ４Ｗ蛛 ＣＡＳＡ２０〜３はバンクＡの第
２ワードアドレス群のＣＡＳ信−ＩＬ ＣＡＳＡ３０
〜３はバンクＡの第３ワードアドレス群のＣＡＳ信ｕｃ
ＡｓＢＯｏ〜３はバンクＢの第Ｏワードアドレス群のＣ
ＡＳ信ｕ ＣＡＳＢＩＯ〜３はバンクＢの第１ワード
アドレス群のＣＡＳ信ｕ ＣＡＳ８２０〜３はバンク
Ｂの第２ワードアドレス群のＣＡＳ信号 ＣＡＳＢ３０
〜３はバンクＢの第３ワードアドレス群のＣＡＳ信号、
ＷＥはメモリライトイネーブル信号である。
９０〜９３（よ ラッチ選択信号２３と、メモリライト
イネーブル信号１４と、メモリアクセス制御信号５〜８
、１０−１３とを入力し ラッチイネーブル信号２９〜
３２を出力する３人力ＮＡＮＤであも ９４〜９７ζよ
ラッチ選択信号２３と、メモリライトイネーブル信号
１４と、ラッチ出力制御信号１５〜２２とを入力し ラ
ッチ出力イネーブル信号３３〜４８を出力する３人力Ｎ
ＡＮＤであも １３３〜１９６は ラッチイネーブル信号２９〜３２と
、ラッチ出力イネーブル信号３３〜４８と、記憶装置の
出力データとを入力し 記憶装置が出力したデータを保
持するラッチで、 １３３〜１６４は 記憶装置に記憶
される命令情報を保持する命令用ラッチであも また
１６５〜１９６は 記憶装置に記憶されるデータ情報を
保持するデータ用ラッチであも １９７はデータ伝達方向制御信号２４を入力しＤＲＡＭ
へのリードアクセス時には中央制御装置からのデータバ
スをラッチの出力データパスに接続Ｌ ＤＲＡＭへの
ライトアクセス時には中央制御装置からのデータバスを
ＤＲＡＭへの入力データパスに接続するスイッチである
。
イネーブル信号１４と、メモリアクセス制御信号５〜８
、１０−１３とを入力し ラッチイネーブル信号２９〜
３２を出力する３人力ＮＡＮＤであも ９４〜９７ζよ
ラッチ選択信号２３と、メモリライトイネーブル信号
１４と、ラッチ出力制御信号１５〜２２とを入力し ラ
ッチ出力イネーブル信号３３〜４８を出力する３人力Ｎ
ＡＮＤであも １３３〜１９６は ラッチイネーブル信号２９〜３２と
、ラッチ出力イネーブル信号３３〜４８と、記憶装置の
出力データとを入力し 記憶装置が出力したデータを保
持するラッチで、 １３３〜１６４は 記憶装置に記憶
される命令情報を保持する命令用ラッチであも また
１６５〜１９６は 記憶装置に記憶されるデータ情報を
保持するデータ用ラッチであも １９７はデータ伝達方向制御信号２４を入力しＤＲＡＭ
へのリードアクセス時には中央制御装置からのデータバ
スをラッチの出力データパスに接続Ｌ ＤＲＡＭへの
ライトアクセス時には中央制御装置からのデータバスを
ＤＲＡＭへの入力データパスに接続するスイッチである
。
以上の様に構成された本実施例のメモリ制御装置につい
て、以下その動作を説明すも バンクＡへのリードアクセスが行なわれた場合、ｊｌＧ
２ （ｂ）図に示す如く、アクセスタイミング制御装
置１００がＲＡＳＡを”ＬＯＷ”レベルとしバンクＡを
構成するＤＲＡＭ群１０１〜１１６の内１ページを選択
する。選択されたページ内の各ワードへのアクセスは
アクセスタイミング制御装置１００がＣＡＳＡＯＯ〜３
、ＣＡＳＡ １０〜３、ＣＡＳＡ２０〜３、ＣＡＳＡ３
０〜３を制御して行なＬ＼ 第２ （Ｃ）阻 第２ （
ｄ）は 第２（ｅ）図及び、第２（ｆ）図に示す如く、
ＣＡＳＡＯＯ〜３、ＣＡＳＡ １０〜３、ＣＡＳＡ２０
〜３、ＣＡＳＡ３０〜３を同時に”Ｌｏｗ レベルと
して、アドレス信号ｌにより指定されたアドレスのワー
ドを含水 ワードアドレスのＬＳ８２ビットのみが互い
に異なる４ワードのデータをＤＲＡＭ群１０１〜１１６
より同時にリードすも この隊 メモリアクセスタイミ
ング制御装置１００ζ友 中央制御装置が中央制御装置
からの制御信号２に於いて、命令フェッチサイクルを指
定していれば ラッチ選択信号２３を” Ｈｉ ｇ ｈ
”レベルとし 中央制御装置が中央制御装置からの制御
信号２に於いて、データフェッチサイクルを指定してい
れば ラッチ選択信号２３を”Ｌｏｗ”レベルとする。
て、以下その動作を説明すも バンクＡへのリードアクセスが行なわれた場合、ｊｌＧ
２ （ｂ）図に示す如く、アクセスタイミング制御装
置１００がＲＡＳＡを”ＬＯＷ”レベルとしバンクＡを
構成するＤＲＡＭ群１０１〜１１６の内１ページを選択
する。選択されたページ内の各ワードへのアクセスは
アクセスタイミング制御装置１００がＣＡＳＡＯＯ〜３
、ＣＡＳＡ １０〜３、ＣＡＳＡ２０〜３、ＣＡＳＡ３
０〜３を制御して行なＬ＼ 第２ （Ｃ）阻 第２ （
ｄ）は 第２（ｅ）図及び、第２（ｆ）図に示す如く、
ＣＡＳＡＯＯ〜３、ＣＡＳＡ １０〜３、ＣＡＳＡ２０
〜３、ＣＡＳＡ３０〜３を同時に”Ｌｏｗ レベルと
して、アドレス信号ｌにより指定されたアドレスのワー
ドを含水 ワードアドレスのＬＳ８２ビットのみが互い
に異なる４ワードのデータをＤＲＡＭ群１０１〜１１６
より同時にリードすも この隊 メモリアクセスタイミ
ング制御装置１００ζ友 中央制御装置が中央制御装置
からの制御信号２に於いて、命令フェッチサイクルを指
定していれば ラッチ選択信号２３を” Ｈｉ ｇ ｈ
”レベルとし 中央制御装置が中央制御装置からの制御
信号２に於いて、データフェッチサイクルを指定してい
れば ラッチ選択信号２３を”Ｌｏｗ”レベルとする。
この結果 命令フェッチサイクルの際には ３人力ＮＡ
ＮＤ９０の出力２９がアサートされ ３人力ＮＡＮＤ９
１の出力３０がネゲートされて、ＤＲＡＭ群１０１−１
１６より同時にリードされた４ワードは命令用ラッチ１
３３〜１４８に保持され また データフェッチサイク
ルの際に（友 ３人力ＮＡＮＤ９１の出力３０がアサー
トされ ３人力ＮＡＮＤ９０の出力２９がネゲートされ
て、ＤＲＡＭｌｌ ０１〜１１６より同時にリードされ
た４ワードはデータ用ラッチ１．６５〜１８０に保持さ
れも 更に ラッチ出力制御信号１５〜１８は第２（ｇ
）は 第２ （ｈ） ＠ 第２ （１）図及び、第２
（ｊ）図に示す如く出力され この結果 命令フェッチ
サイクルの際に（よ３人力ＮＡＮＤ９４の出力３３〜３
６がインターリーブされてアサートされ 命令用ラッチ
１３３〜１４８に保持されている第０ワードから第３ワ
ードまでのへ 中央制御装置が指定するアドレスのワー
ドのみをインターリーブしてデータバスに出力する。同
様に データフェッチサイクルの際には ３人力ＮＡＮ
Ｄ９５の出力４１〜４４がインターリーブされてアサー
トされ データ用ラッチ１６５〜１８０に保持されてい
る第Ｏワードから第３ワードまでのへ 中央制御装置が
指定するアドレスのワードのみをインターリーブしてデ
ータバスに出力する。以降のリードアクセスに於いて、
アドレス信号１のＬＳ８２ビット以外のビットが前回の
リードアクセスが行なわれたアドレス内容と異なる場合
の、ｋ ＤＲＡＭ群から４ワードが同時にリードされ
アドレス信号ｌのＬＳ８２ビット以外のビットが前回
のリードアクセスが行なわれたアドレス内容と同じ場合
１１ＲＡｓＡ、ＣＡＳＡＯＯ〜３、ＣＡＳＡ １０〜３
、ＣＡＳＡ２０〜３及び、ＣＡＳＡ３０〜３はネゲート
される。
ＮＤ９０の出力２９がアサートされ ３人力ＮＡＮＤ９
１の出力３０がネゲートされて、ＤＲＡＭ群１０１−１
１６より同時にリードされた４ワードは命令用ラッチ１
３３〜１４８に保持され また データフェッチサイク
ルの際に（友 ３人力ＮＡＮＤ９１の出力３０がアサー
トされ ３人力ＮＡＮＤ９０の出力２９がネゲートされ
て、ＤＲＡＭｌｌ ０１〜１１６より同時にリードされ
た４ワードはデータ用ラッチ１．６５〜１８０に保持さ
れも 更に ラッチ出力制御信号１５〜１８は第２（ｇ
）は 第２ （ｈ） ＠ 第２ （１）図及び、第２
（ｊ）図に示す如く出力され この結果 命令フェッチ
サイクルの際に（よ３人力ＮＡＮＤ９４の出力３３〜３
６がインターリーブされてアサートされ 命令用ラッチ
１３３〜１４８に保持されている第０ワードから第３ワ
ードまでのへ 中央制御装置が指定するアドレスのワー
ドのみをインターリーブしてデータバスに出力する。同
様に データフェッチサイクルの際には ３人力ＮＡＮ
Ｄ９５の出力４１〜４４がインターリーブされてアサー
トされ データ用ラッチ１６５〜１８０に保持されてい
る第Ｏワードから第３ワードまでのへ 中央制御装置が
指定するアドレスのワードのみをインターリーブしてデ
ータバスに出力する。以降のリードアクセスに於いて、
アドレス信号１のＬＳ８２ビット以外のビットが前回の
リードアクセスが行なわれたアドレス内容と異なる場合
の、ｋ ＤＲＡＭ群から４ワードが同時にリードされ
アドレス信号ｌのＬＳ８２ビット以外のビットが前回
のリードアクセスが行なわれたアドレス内容と同じ場合
１１ＲＡｓＡ、ＣＡＳＡＯＯ〜３、ＣＡＳＡ １０〜３
、ＣＡＳＡ２０〜３及び、ＣＡＳＡ３０〜３はネゲート
される。
バンクＢへのリードアクセスが行なわれた場合もバンク
Ａに対するリードアクセスと同様である。
Ａに対するリードアクセスと同様である。
即ｆ、、第２ （ｋ）図に示す如く、アクセスタイミ
ング制御装置１００がＲＡＳＢを’ Ｌｏｗ″ルベルと
し バンクＢを構成するＤＲＡＭＷｌ １７〜１３２の
内１ページを選択すも 選択されたページ内の各ワード
へのアクセスは アクセスタイミング制御装置１００が
ＣＡＳＢＯＯ〜３、ＣＡＳＢ１０〜３、 ＣＡＳＢ２０
〜３、 ＣＡＳＢ３０〜３を制御して行なＬ＼ 第２
（１）＠ 第２ （ｍ）は 第２（ｎ）図及び、第２
（０）図に示す如く、ＣＡＳＢＯＯ〜３、ＣＡＳＢＩＯ
〜３、ＣＡＳＢ２０〜３、ＣＡＳＢ３０〜３を同時に”
Ｌｏｗ”レベルとして、 ＤＲＡＭ群１１７〜１３２よ
り４ワードのデータを同時にリードすも この隊 メモ
リアクセスタイミング制御装置１００ ｊ：Ｌ 中央
制御装置が中央制御装置からの制御信号２に於いて、命
令フェッチサイクルを指定していれば ラッチ選択信号
２３を”Ｈｉｇｈ”レベルとし 中央制御装置が中央制
御装置からの制御信号２に於いて、データフェッチサイ
クルを指定していればラッチ選択信号２３を”Ｌｏｗ”
レベルとす瓜この結果 命令フェッチサイクルの際にｉ
ｔ ３人力ＮＡＮＤ９２の出力３１がアサートされ
３人力ＮＡＮＤ９３の出力３２がネゲートされて、ＤＲ
ＡＭ群１１７〜１３２より同時にリードされた４ワード
は命令用ラッチ１４９〜１６４に保持され また デー
タフェッチサイクルの際には ３人力ＮＡＮＤ９３の出
力３２がアサートされ ３人力ＮＡＮＤ９２の出力３１
がネゲートされて、ＤＲＡＭ群１１７〜１３２より同時
にリードされた４ワードはデータ用ラッチ１８１〜１９
６に保持されも 更に ラッチ出力制御信号１９〜２２
（よ第２（ｐ）Ｉｎ 第２（ｑ）＠ 第２（ｒ）図及び
、第２（ｓ）図に示す如く出力され この結果 命令フ
ェッチサイクルの際に（よ ３人力ＮＡＮＤ９６の出力
３７〜４０がインターリーブされてアサートされ 命令
用ラッチ１４９〜１６４に保持されている第０ワードか
ら第３ワードまでのへ 中央制御装置が指定するアドレ
スのワードのみをインターリーブしてデータバスに出力
すも同様に データフェッチサイクルの際にζよ ３人
力ＮＡＮＤ９７の出力４５〜４８がインターリーブされ
てアサートされ データ用ラッチ１８１〜１９６に保持
されている第Ｏワードから第３ワードまでのへ 中央制
御装置が指定するアドレスのワードのみをインターリー
ブしてデータバスに出力すも 以降のリードアクセスに
於いて、アドレス信号１のＬＳ８２ビット以外のビット
が前回のリードアクセスが行なわれたアドレス内容と異
なる場合の、”ｘ ＤＲＡＭ群から４ワードが同時に
リードされ アドレス信号ｌのＬＳ８２ビット以外のビ
ットが前回のリードアクセスが行なわれたアドレス内容
と同じ場合４１ ＲＡ Ｓ Ｂ、 ＣＡ Ｓ Ｂ
００〜３、ＣＡＳＢ １０〜３、 ＣＡＳＢ２０〜３、
及び、ＣＡＳＢ３０〜３はネゲートされもバンクＡへの
ライトアクセスが行なわれた場合（表 アドレス信号１
により指定されたアドレスのみへのライト操作が行なわ
れも 即杖 第３（ｂ）図に示す如く、アクセスタイミ
ング制御装置１００がＲＡＳＡを”Ｌｏｗ’ レベルと
し バンクＡを構成するＤＲＡＭ群１０１〜１１６の内
１ページを選択すも 選択されたページ内の各ワードへ
のアクセスは アクセスタイミング制御装置１００がＣ
ＡＳＡＯＯ〜３、ＣＡＳＡ１０〜３、ＣＡＳＡ２０〜３
、ＣＡＳＡ３０〜３を制御して行な１、Ｌ 第３（ｃ）
Ｉｎ 第３（ｄ）Ｅｌ 第３（ｅ）図及び、第３（ｆ）
図に示す如く、ＣＡＳＡＯＯ〜３、ＣＡＳＡＩＯ〜３、
ＣＡＳＡ２０〜３、ＣＡＳＡ３０〜３のへ 中央制御装
置の指定するアドレス及び、データ長に相当するＤＲＡ
ＭのＣＡＳ信号のみを”Ｌｏｗ レベルとしてデータ
バス上のデータをＤＲＡＭにライトすも バンクＢへのライトアクセスが行なわれた場合（よ ア
ドレス信号１により指定されたアドレスのみへのライト
操作が行なわれる。即板 第３（ｋ）図に示す如く、ア
クセスタイミング制御装置１００がＲＡＳＢを’ Ｌｏ
ｗ”レベルとし バンクＢを構成するＤＲＡＭ群１１７
〜１３２の内１ページを選択する。選択されたページ内
の各ワードへのアクセスは アクセスタイミング制御装
置１００がＣＡＳＢＯＯ〜３、ＣＡＳＢＩＯ〜３、ＣＡ
ＳＢ２０〜３、ＣＡＳＢ３０〜３を制御して行なｔ、＼
第３（１）Ｅｌ 第３（ｍ）Ｅｌ 第３（ｎ）図
及び、第３（ｏ）図に示す如く、ＣＡＳＢＯＯ〜３、Ｃ
ＡＳＢ１０〜３、ＣＡＳＢ２ｏ〜３、ＣＡＳＢ３０〜３
のへ 中央制御装置の指定するアドレス及べ データ長
に相当するＤＲＡＭのＣＡＳ信号のみを” Ｌｏｗ
レベルとしてデータバス上のデータをＤＲＡＭにライト
すも 以上の様に本実施例によれ４；ＬＤＲＡＭＤＲＡＭ群１
３２へのリードアクセスの際欧 中央制御装置の指定す
るアドレスのワードを含む連続したアドレスの４ワード
を同時にリードム ラッチに保持することにより、以降
引き続くアドレスのワードのリードアクセス時に（友
引き続くアドレスのワードのへ 同時にリードした４ワ
ードに含まれるワードに関して（よ 直接ＤＲＡＭへの
アクセスを行なうことなく、ラッチの出力をイネーブル
にすることのみによりデータバスへのリードを行なうこ
とができる。更に ４ワードを保持するラッチを、命令
風 データ用の２組使用することで、記憶装置に対する
命令フェッチ及べ データフェッチが交互に実行される
場合にもＤＲＡＭへのアクセス回数を減少させることが
でき、このＭＤＲＡＭを待機状態としているので、従来
例に比べて消費電力を低減させることが可能であり、ま
た同時に ラッチに保持されるワードをインターリーブ
してデータバスにリードすることにより高速アクセスを
も可能としている。
ング制御装置１００がＲＡＳＢを’ Ｌｏｗ″ルベルと
し バンクＢを構成するＤＲＡＭＷｌ １７〜１３２の
内１ページを選択すも 選択されたページ内の各ワード
へのアクセスは アクセスタイミング制御装置１００が
ＣＡＳＢＯＯ〜３、ＣＡＳＢ１０〜３、 ＣＡＳＢ２０
〜３、 ＣＡＳＢ３０〜３を制御して行なＬ＼ 第２
（１）＠ 第２ （ｍ）は 第２（ｎ）図及び、第２
（０）図に示す如く、ＣＡＳＢＯＯ〜３、ＣＡＳＢＩＯ
〜３、ＣＡＳＢ２０〜３、ＣＡＳＢ３０〜３を同時に”
Ｌｏｗ”レベルとして、 ＤＲＡＭ群１１７〜１３２よ
り４ワードのデータを同時にリードすも この隊 メモ
リアクセスタイミング制御装置１００ ｊ：Ｌ 中央
制御装置が中央制御装置からの制御信号２に於いて、命
令フェッチサイクルを指定していれば ラッチ選択信号
２３を”Ｈｉｇｈ”レベルとし 中央制御装置が中央制
御装置からの制御信号２に於いて、データフェッチサイ
クルを指定していればラッチ選択信号２３を”Ｌｏｗ”
レベルとす瓜この結果 命令フェッチサイクルの際にｉ
ｔ ３人力ＮＡＮＤ９２の出力３１がアサートされ
３人力ＮＡＮＤ９３の出力３２がネゲートされて、ＤＲ
ＡＭ群１１７〜１３２より同時にリードされた４ワード
は命令用ラッチ１４９〜１６４に保持され また デー
タフェッチサイクルの際には ３人力ＮＡＮＤ９３の出
力３２がアサートされ ３人力ＮＡＮＤ９２の出力３１
がネゲートされて、ＤＲＡＭ群１１７〜１３２より同時
にリードされた４ワードはデータ用ラッチ１８１〜１９
６に保持されも 更に ラッチ出力制御信号１９〜２２
（よ第２（ｐ）Ｉｎ 第２（ｑ）＠ 第２（ｒ）図及び
、第２（ｓ）図に示す如く出力され この結果 命令フ
ェッチサイクルの際に（よ ３人力ＮＡＮＤ９６の出力
３７〜４０がインターリーブされてアサートされ 命令
用ラッチ１４９〜１６４に保持されている第０ワードか
ら第３ワードまでのへ 中央制御装置が指定するアドレ
スのワードのみをインターリーブしてデータバスに出力
すも同様に データフェッチサイクルの際にζよ ３人
力ＮＡＮＤ９７の出力４５〜４８がインターリーブされ
てアサートされ データ用ラッチ１８１〜１９６に保持
されている第Ｏワードから第３ワードまでのへ 中央制
御装置が指定するアドレスのワードのみをインターリー
ブしてデータバスに出力すも 以降のリードアクセスに
於いて、アドレス信号１のＬＳ８２ビット以外のビット
が前回のリードアクセスが行なわれたアドレス内容と異
なる場合の、”ｘ ＤＲＡＭ群から４ワードが同時に
リードされ アドレス信号ｌのＬＳ８２ビット以外のビ
ットが前回のリードアクセスが行なわれたアドレス内容
と同じ場合４１ ＲＡ Ｓ Ｂ、 ＣＡ Ｓ Ｂ
００〜３、ＣＡＳＢ １０〜３、 ＣＡＳＢ２０〜３、
及び、ＣＡＳＢ３０〜３はネゲートされもバンクＡへの
ライトアクセスが行なわれた場合（表 アドレス信号１
により指定されたアドレスのみへのライト操作が行なわ
れも 即杖 第３（ｂ）図に示す如く、アクセスタイミ
ング制御装置１００がＲＡＳＡを”Ｌｏｗ’ レベルと
し バンクＡを構成するＤＲＡＭ群１０１〜１１６の内
１ページを選択すも 選択されたページ内の各ワードへ
のアクセスは アクセスタイミング制御装置１００がＣ
ＡＳＡＯＯ〜３、ＣＡＳＡ１０〜３、ＣＡＳＡ２０〜３
、ＣＡＳＡ３０〜３を制御して行な１、Ｌ 第３（ｃ）
Ｉｎ 第３（ｄ）Ｅｌ 第３（ｅ）図及び、第３（ｆ）
図に示す如く、ＣＡＳＡＯＯ〜３、ＣＡＳＡＩＯ〜３、
ＣＡＳＡ２０〜３、ＣＡＳＡ３０〜３のへ 中央制御装
置の指定するアドレス及び、データ長に相当するＤＲＡ
ＭのＣＡＳ信号のみを”Ｌｏｗ レベルとしてデータ
バス上のデータをＤＲＡＭにライトすも バンクＢへのライトアクセスが行なわれた場合（よ ア
ドレス信号１により指定されたアドレスのみへのライト
操作が行なわれる。即板 第３（ｋ）図に示す如く、ア
クセスタイミング制御装置１００がＲＡＳＢを’ Ｌｏ
ｗ”レベルとし バンクＢを構成するＤＲＡＭ群１１７
〜１３２の内１ページを選択する。選択されたページ内
の各ワードへのアクセスは アクセスタイミング制御装
置１００がＣＡＳＢＯＯ〜３、ＣＡＳＢＩＯ〜３、ＣＡ
ＳＢ２０〜３、ＣＡＳＢ３０〜３を制御して行なｔ、＼
第３（１）Ｅｌ 第３（ｍ）Ｅｌ 第３（ｎ）図
及び、第３（ｏ）図に示す如く、ＣＡＳＢＯＯ〜３、Ｃ
ＡＳＢ１０〜３、ＣＡＳＢ２ｏ〜３、ＣＡＳＢ３０〜３
のへ 中央制御装置の指定するアドレス及べ データ長
に相当するＤＲＡＭのＣＡＳ信号のみを” Ｌｏｗ
レベルとしてデータバス上のデータをＤＲＡＭにライト
すも 以上の様に本実施例によれ４；ＬＤＲＡＭＤＲＡＭ群１
３２へのリードアクセスの際欧 中央制御装置の指定す
るアドレスのワードを含む連続したアドレスの４ワード
を同時にリードム ラッチに保持することにより、以降
引き続くアドレスのワードのリードアクセス時に（友
引き続くアドレスのワードのへ 同時にリードした４ワ
ードに含まれるワードに関して（よ 直接ＤＲＡＭへの
アクセスを行なうことなく、ラッチの出力をイネーブル
にすることのみによりデータバスへのリードを行なうこ
とができる。更に ４ワードを保持するラッチを、命令
風 データ用の２組使用することで、記憶装置に対する
命令フェッチ及べ データフェッチが交互に実行される
場合にもＤＲＡＭへのアクセス回数を減少させることが
でき、このＭＤＲＡＭを待機状態としているので、従来
例に比べて消費電力を低減させることが可能であり、ま
た同時に ラッチに保持されるワードをインターリーブ
してデータバスにリードすることにより高速アクセスを
も可能としている。
殊 本実施例に於いて、ワード長を３２ビツトとして説
明を行なった力支 ワード長は４ビツト、８ビツト、
１６ビツト又は６４ビツトでもよく、ビット数に何ら制
限はな賎 また 本実施例に於いて、命令リード風 デ
ータリード用の２組のラッチを用いた力（ラッチする情
報の対象１よ 命令及び、データに限らず、他の情報を
対象としてもよ賎 更に リード用のラッチに限らず、
ライト用のラッチとして用いてもよく、ラッチの組数に
関しても何ら制限はなＬｙ ＤＲＡＭ群を構成するバ
ンク数及ｆｆ、ＤＲＡＭ群より同時にリードされラッチ
に保持されるワード数に関しても何ら制限はな賎 更に
複数のブロックからなる記憶装置もＤＲＡＭに限らず
、スタティックランダムアクセスメモリ （ＳＲＡＭ）
を用いてもよ（１発明の詳細 な説明したように 本発明によれば 複数のブロックか
らなる記憶装置へのリードアクセスの際に 中央制御装
置の指定するアドレスのワードを含へ 先行するアドレ
スのワードをも同時にリードしてラッチに保持し 先行
するワードのリード時に記憶装置を不活性状態にしてラ
ッチの出力のみをインターリーブしてリードを行なうこ
とにより、記憶装置への高速のアクセスを行ない且つ、
消費電力を低減することが可能であり、また アドレス
領域の異なるワードを交互にリードする場合に於いてＬ
複゛数のラッチを備えることにより直接記憶装置をア
クセスする頻度を減少させ、その間記憶装置を不活性状
態にしてラッチの出力のみをインターリーブしてリード
を行なうことによって、更に消費電力を低減することが
可能で、特版 画像メモリ啄 連続したアドレスへのリ
ードアクセスが多用される記憶装置に関して本発明を用
いた場合、その実用的効果は大き鶏
明を行なった力支 ワード長は４ビツト、８ビツト、
１６ビツト又は６４ビツトでもよく、ビット数に何ら制
限はな賎 また 本実施例に於いて、命令リード風 デ
ータリード用の２組のラッチを用いた力（ラッチする情
報の対象１よ 命令及び、データに限らず、他の情報を
対象としてもよ賎 更に リード用のラッチに限らず、
ライト用のラッチとして用いてもよく、ラッチの組数に
関しても何ら制限はなＬｙ ＤＲＡＭ群を構成するバ
ンク数及ｆｆ、ＤＲＡＭ群より同時にリードされラッチ
に保持されるワード数に関しても何ら制限はな賎 更に
複数のブロックからなる記憶装置もＤＲＡＭに限らず
、スタティックランダムアクセスメモリ （ＳＲＡＭ）
を用いてもよ（１発明の詳細 な説明したように 本発明によれば 複数のブロックか
らなる記憶装置へのリードアクセスの際に 中央制御装
置の指定するアドレスのワードを含へ 先行するアドレ
スのワードをも同時にリードしてラッチに保持し 先行
するワードのリード時に記憶装置を不活性状態にしてラ
ッチの出力のみをインターリーブしてリードを行なうこ
とにより、記憶装置への高速のアクセスを行ない且つ、
消費電力を低減することが可能であり、また アドレス
領域の異なるワードを交互にリードする場合に於いてＬ
複゛数のラッチを備えることにより直接記憶装置をア
クセスする頻度を減少させ、その間記憶装置を不活性状
態にしてラッチの出力のみをインターリーブしてリード
を行なうことによって、更に消費電力を低減することが
可能で、特版 画像メモリ啄 連続したアドレスへのリ
ードアクセスが多用される記憶装置に関して本発明を用
いた場合、その実用的効果は大き鶏
第１図は本発明に於ける一実施例のメモリ制御装置の構
成飄 第２図は同実施例の記憶装置に対するリードアク
セス時の動作を示すタイムチャート、第３図は本発明の
記憶装置に対するライトアクセス時の動作を示すタイム
チャート、第４図は従来のメモリ制御装置の構成阻 第
５図は同従来例の動作を示すタイムチャートであも ９０〜９７・・・３人力ＮＡＮＤ。 １００・・・アクセスタイミング制御装置１０１〜１３
２ ・・・ ＤＲＡＭ瓢 １３３〜１９６ ・・・ ラッチ。
成飄 第２図は同実施例の記憶装置に対するリードアク
セス時の動作を示すタイムチャート、第３図は本発明の
記憶装置に対するライトアクセス時の動作を示すタイム
チャート、第４図は従来のメモリ制御装置の構成阻 第
５図は同従来例の動作を示すタイムチャートであも ９０〜９７・・・３人力ＮＡＮＤ。 １００・・・アクセスタイミング制御装置１０１〜１３
２ ・・・ ＤＲＡＭ瓢 １３３〜１９６ ・・・ ラッチ。
Claims (4)
- （１）複数のブロックからなる記憶装置と、前記記憶装
置の各ブロックにアドレス信号を出力し且つ、前記記憶
装置の各ブロックに並列にアクセス信号を出力するアク
セスタイミング制御装置と、前記アドレス信号及び、前
記アクセス信号により選択され前記記憶装置より出力さ
れたデータを保持するラッチとを備えたことを特徴とす
るメモリ制御装置。 - （２）記憶装置のリード時には、アクセス信号が前記記
憶装置の複数のブロックを同時アクセスし、前記同時ア
クセスの結果前記記憶装置が同時に出力した複数データ
をラッチが同時に保持し、前記ラッチが前記複数データ
の内、アドレス信号により指定されるデータをデータバ
スに出力し且つ、前記記憶装置のライト時には、前記ア
クセス信号が前記記憶装置の内、前記アドレス信号によ
り指定される特定の記憶装置をアクセスすることを特徴
とする請求項１記載のメモリ制御装置。 - （３）ラッチが、複数組のラッチから成ることを特徴と
する請求項２記載のメモリ制御装置。 - （４）複数組のラッチが、記憶装置の異なるアドレス領
域に記憶されるデータを、前記アドレス領域毎にそれぞ
れ保持することを特徴とする請求項３記載のメモリ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086510A JPH03286234A (ja) | 1990-03-30 | 1990-03-30 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086510A JPH03286234A (ja) | 1990-03-30 | 1990-03-30 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03286234A true JPH03286234A (ja) | 1991-12-17 |
Family
ID=13888979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2086510A Pending JPH03286234A (ja) | 1990-03-30 | 1990-03-30 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03286234A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999000734A1 (en) * | 1997-06-27 | 1999-01-07 | Hitachi, Ltd. | Memory module and data processing system |
| US7515453B2 (en) | 2005-06-24 | 2009-04-07 | Metaram, Inc. | Integrated memory core and memory interface circuit |
| US7580312B2 (en) | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Power saving system and method for use with a plurality of memory circuits |
| US7581127B2 (en) | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Interface circuit system and method for performing power saving operations during a command-related latency |
| US7599205B2 (en) | 2005-09-02 | 2009-10-06 | Metaram, Inc. | Methods and apparatus of stacking DRAMs |
| US7609567B2 (en) | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
| US8868829B2 (en) | 2006-07-31 | 2014-10-21 | Google Inc. | Memory circuit system and method |
| US8972673B2 (en) | 2006-07-31 | 2015-03-03 | Google Inc. | Power management of memory circuits by virtual memory simulation |
| US8977806B1 (en) | 2006-10-05 | 2015-03-10 | Google Inc. | Hybrid memory module |
| US9047976B2 (en) | 2006-07-31 | 2015-06-02 | Google Inc. | Combined signal delay and power saving for use with a plurality of memory circuits |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
-
1990
- 1990-03-30 JP JP2086510A patent/JPH03286234A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999000734A1 (en) * | 1997-06-27 | 1999-01-07 | Hitachi, Ltd. | Memory module and data processing system |
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| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
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| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US9542353B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
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