JPH04205674A - 画素密度変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、画像の画素密度変換を任意の変換率で高速
に実行する画素密度変換方式に関する。

（従来の技術） 従来、画像の画素密度変換を高速で実行する方法として
は、変換率をもとにして原画像における副走査方向のア
ドレス計算を行なうことにより、変換画像を構成する主
走査方向ラインを、原画像を構成する主走査方向ライン
の中から逐次抽出し、抽出されたラインを対象にして間
引き、補間を行なう方法がある。この方法では、主走査
方向において原画素列に対する間引き、補間により１度
に複数の変換画素が得られるため、高速な画素密度変換
が可能となっている。

（発明が解決しようとする課題） しかしながら、上述した従来の方法を用いて任意の変換
率による画素密度変換を行なう場合、副走査方向に関し
ては変換率をもとに計算したアドレスから原画像ライン
を抽出するので問題はないか、主走査方向の変換で行な
われる間引き、捕間処理では、もとの画素数０１と処理
後の画素数ｎとの間でｎ　／　ｍの変換率しか成り立た
す、しかもｍおよびｎは整数値しか取り得ないので、任
意の変換率を反映させることができない。したかって、
従来の方法は処理が高速である反面、任意の変換率によ
る画素密度変換が不可能であるという問題があった。

そこで、本発明は、間引き、補間を用いた画像の画素密
度変換を任意の変換率て高速に実行することのできる画
素密度変換方式を提供することを目〔白とする。

［発明の構成コ （課題を解決するための手段） 本発明の画素密度変換方式は、原画像内の原画素列を読
み出す主走査方向アドレスおよび副走査方向アドレスを
任意の変換率に応じて任意のステップで出力するアドレ
ス発生手段と、このアドレス発生手段により出力された
アドレスから読み出された主走査方向に並ぶｍ個（ｍは
整数）の画素からなる原画素列に対して間引き、補間を
行なうことにより変換画像の主走査方向に並ぶｎ個（ｎ
は整数）の画素からなる変換画素列を発生する手段をｍ
およびｎの取る値の組み合わせに応じて複数有する変換
画素列発生手段と、から構成される画素密度変換方式で
あって、前記変換画素列発生手段が、任意の変換率ｒ（
ｒは実数）に最も近い値をとるｎ　／　ｍの間引き、補
間を選択し、前記アドレス発生手段が、前記変換率にお
よび変換画素列発生手段が発生する変換画素列の画素数
ｎに対してｎ／ｒで表される主走査方向アドレスステッ
プおよびｉ　／　ｒで表わされる副走査方向アドレスス
テップでアドレスを生成することにより、間引き、補間
による画素密度変換を任意の変換率で行なうことを特徴
としている。

（作用） 原画素列に対する間引き、補間を行なうとともに、その
原画素列を任意の変換率を反映した主走査方向アドレス
ステップおよび副走査方向アドレスステップで読出すこ
とにより、画素密度変換を任意の変換率で高速に実行す
ることができる。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。

第１図は、本発明に係る画素密度変換方式を実施するた
めのハードウェアの構成を概略的に示すものである。す
なわち、このハードウェアは、アドレス発生回路１と、
アドレス変換回路２と、画像メモリ３と、ピッＩ・・ブ
ロック・トランスファ・ロジック（以下、ＢＴＬと記述
する）回路４と、変換画素列発生回路５と、シーケンサ
６とから構成されている。

アドレス発生回路１は、主走査方向、副走査力向それぞ
れについてアドレス初期値およびアドレスステップをも
とに原画像からの原画素列を読み出し、アドレスを１１
算して出力する。アドレス発生回路１から出力されたア
ドレスは、主走査方向アドレスＸ、副走査方向アドレス
ｙからなる２次元アドレスである。アドレス変換回路２
は、この２次元アドレスを原画像メモリ３をアクセスす
るのに直接必要なリニアアドレスＡに、変換式Ａ＝ｙ　
Ｘ　Ｘ　Ｗ　十ｘを用いて変換する。ただし、ｘＷは原
画像の主走査方向の幅を表す。

アドレス変換回路２から出力されたリニアアドレスから
原画素列を読出すとき、その原画素列の先頭は一般に画
像メモリ３のワード境界と一致せず、ワード境界からの
変位も一定ではない。そこで、ＢＴＬ回路４は、ｍビッ
ト構成の原画素列を含む１〜数ワードのデータを画像メ
モリ３から読み込んだ後、主走査方向アドレスをもとに
原画素列のＬ　Ｓ　Ｂ　（Ｌｅａｓｔ　ＳｉｇｎＨｉｃ
ａｎｔ　Ｂｉｔ）をワード境界に合わせるためにビット
シフト操作を行ない、その結果を変換画素列発生回路５
に出力する。

シーケンサ６はＢＴＬＭ路４の入出力を制御する。

変換画素列発生回路５は、ｍビットで構成された原画素
列人力に対してｎ　／　ｍの間引き、補間を選択的に行
ない、その結果を１】ビットの変換画素列として出力す
る。

次に、このような構成のハードウェアを用いた画素密度
変換の処理を簡＋１１．に説明する。すなわち、画像メ
モリ３には、原画像データが格納されているものとし、
変換率ｒ（ｒは実数）は与えられているものとする。最
初に、変換率ｒから間引き、補間のパラメータｍおよび
ｎが決定される。なお、ｍおよびｎの決定方法について
は後述する。さらに、におよび決定されたｎから主走査
方向アドレスステップΔｘ＝ｎ、／ｒと副走査方向アド
レスステップΔｙ＝１／ｒが計算される。なお、ｍ＋　
　ｎ＋ΔＸ、Δｙは、それぞれ図示しない外部回路、た
とえばＣＰＵによって求められる。

次に、主走査方向アドレスおよび副走査方向アドレスが
、アドレス発生回路１によってそれぞれΔＸおよびΔｙ
のアドレスステップで生成される。

生成された２次元アドレスは、アドレス変換回路２によ
りリニアアドレスに変換される。このリニアアドレスか
ら１〜数ワードの原画像データがＢＴＬ回路４に読み込
まれた後、シフト操作によってｍビットの原画素列が抽
出され、変換画素列発生回路５に人力される。変換画素
列発生回路５ては、入力されたｍビットの原画素列に対
して間引き、補間が行なわれ、ｎビットの変換画素列が
出力される。ただし、変換画素列発生回路５には、この
ときｎ　／　ｍ倍の間引き、補間を選択するようにｎ　
／　ｍセレクト信号を予め入力する。２次元アドレス生
成から変換画素列発生までの処理は、画素密度変換終了
まで縁り返される。

次に、間引き、補間パラメータｍおよびｎを決定する方
法について説明する。

ｍはＭＯ、Ｍｌ　、　　・・・、Ｍｋの内いずれかの値
を取り、ｎはＮＯ，Ｎｌ、　　・・・、Ｎｋの内のいず
れかの値を取るものとする。間引き、補間の倍率として
は、ＮＯ／ＭＯ、Ｎｌ　／Ｍｌ　、　　・・・１Ｎｋ　
／Ｍｋの内のいずれかの値を取るものとし、その大小関
係は次式のようになっているものとする。

ＮＯ／ＭＯ＜Ｎｌ　／Ｍ＋　＜・・・＜Ｎｋ／Ｍｋここ
で、変換率ｒが、 Ｎ　ｊ−１／　Ｍ　ｉ−１＜　ｒ≦ Ｎｊ／Ｍ＋（１≦１≦ｋ）・・・・・・（１）のとき、 ｎ＝ＮｉＳｍ＝Ｍｉ すなわち、間引き、補間の倍率を ｎ　／ｍ＝Ｎｉ　／Ｍｉ と決定する。たたし、ｍおよびｎを決定する条件として
（１）式の代わりに、 Ｎｉ　／Ｍｉ　＜　ｒ≦Ｎ　ｉ＋ｌ　／　Ｍ　ｉ＋１（
０≦ｉ　＝に−１）　　・・・・（２）か、または （Ｎｉ−１／Ｍ＋−１＋Ｎｉ　／Ｍｉ　）　／２　＜ｒ
≦（Ｎｉ　／Ｍｉ　＋Ｎｉ＋ｌ　／Ｍｉｌｌ　）　／２
（１≦ｉ≦に−１）・・・・・（３） などを用いてもよい。

本実施例では、ｍ及び口かそれぞれ「］６」、−つ　　
− 「１７」、・・・、「３２」のいずれかの値を取り、間
引き、補間の倍率として１６／３２、］７／３２、・・
・、３２／３２、・・・、３２／１７．３２／１６のい
ずれかのモードを取り得るものと決めている。ここに、
第２図は、上述の方法から求めた本実施例における間引
き、補間モードｎ　／　ｍ　％主走査方向アドレスステ
ップΔｘ１副走査方向アドレスステップΔｙと変換率ｒ
の対応関係を示している。

次に、第１図で示したハードウェアの各構成要素につい
て詳細に説明する。

第３図は、前記変換画素列発生回路５を示すものである
。この変換画素列発生回路５は、主としてオア回路群７
と、複数の３２ビットセレクタ８、・・・と、３２ビツ
ト×２のセレクタ９とで構成されている。各セレクタ８
には共通のセレクト信号が入力されており、このセレク
ト信号は間引き、捕間の倍率ｎ／口１を表している。ま
た、各セレクタ８からの１ビツトの出力信号は変換画素
列の構成要素となる。従って、各セレクタ８は、３２個
の間引き、補間モードの中からｎ　／　ｍの間引き、補
間を選択することになる。なお、等倍時は最終段にある
セレクタ９のセレクト信号がアクティブになり、出力と
して間引き、補間の結果ではなく、原画素列データか選
択される。また、各セレクタ８への人力には、原画素列
デーグーのほかに、オア回路群７において隣接原画素同
士の論理和をとったものを入力することができるように
なっている。

第４図は、第３図における信号Ｙ１６を出力するセレク
タ８を代表して示すものである。このセレクタ８は、デ
ータ入力端りに入力された３２個のデータの内の１つを
、セレクト信号入力端Ｓに入力されたセレクト信号ＳＯ
〜Ｓ４によって選択し、出力するようになっている。

第５図は、セレクト信号５ｏ−８４と間引き、補間モー
ドｎ　／　ｍおよび各セレクタ８からの出力の対応関係
を示すものである。第５図において、本実施例では、原
画素列から１／（ｎ／ｍ）の間隔で変換画素を抽出する
ことを基本としながら、間引かれる原画素の分布か原画
素列内において左右対称となることと、連続して抽出さ
れる原画素の長さが原画像の１ライン内において均等に
なること、という２つの条件を満たすように各セレクタ
８の出力を決定している。さらに、間引かれる画素の情
報も変換画素に反映されるように、間引かれる画素とそ
れに隣接する画素との論理和をとった結果をセレクタ出
力として設定している。これにより、変換画素において
細線などが不当に抜けてしまうことを防ぐことができる
。第３図、第４図および第５図において、ＤＯＯ−Ｄ３
１は原画素列データ、ＲＯＯ〜Ｒ３０はそれぞれ［ＤＯ
ＯとＤＯＩとの論理和をとったもの］〜［Ｄ３０とＤ３
１との論理和をとったものコ、ＹＯＯ〜Ｙ３１は各セレ
クタ８からの出力すなわち変換画素列データである。

第６図は、前記アドレス発生回路１を示すものである。

なお、以下の説明では、ｍビットの原画素列が含まれる
１〜数ワードの原画像データを画像メモリ３から読み出
す一連の動作のことをまとめて［原画素列リードアクセ
ス」と表現する。また、第６図中、ＣＬＫは画像メモリ
３に対する原画素列リードアクセスに同期したクロック
、ＮＥＷＬＩＮＥは原画素列読み出しラインの更新時か
らライン更新後の第１回目の原画素列リードアクセス終
了までアクティブな信号、ＩＮＩＴＬＩＮＥは原画像の
初期ラインに対するアクセス時のみアクティブな信号で
ある。

まず、主走査方向アドレスの生成方法について説明する
。加算器１０は、現在の主走査方向アドレスに主走査方
向アドレスステップを加えて出力する。フリップフロッ
プ１１は、加憧器１０からの出力を原画像メモリ３に対
する原画素列リードアクセスを行なう度にラッチする。

セレクタ１２は、原画像の読み出しラインが更新された
かどうかを判定して、更新直接の原画素列リードアクセ
ス時のみ主走査方向アドレス初期値を選択し、その他の
場合はフリップフロップ１１からのラッチ出力を選択し
て主走査方向アドレスとして出力する。

次に、副走査方向アドレスの生成方法について−１３＝ 説明する。加算器１３は、現在の副走査方向アドレスに
副走査方向アドレスステップを加えて出力する。フリッ
プフロップ１４は、加算器］３からの出力を原画像メモ
リ３に対する読み出しライン更新の度にラッチする。セ
レクタ１５は、原画像の初期ラインに対する原画素列リ
ードアクセス時のみ副走査方向アドレス初期値を選択し
、そのほかの場合はフリップフロップ１４からのラッチ
出力を選択して、副走査方向アドレスとして出力する。

以上、本実施例のハードウェアについて説明したが、こ
のハードウェアを用いて行なわれる画素密度変換の処理
の特徴を具体例を用いて説明する。

第７図は、変換率ｒ−０，５９３８のときの画素密度変
換の模式図を示すものである。ただし、第７図（ａ）は
原画像を、第７図（ｂ）は変換画像をそれぞれ表す。ま
た、第７図（ａ）、（ｂ）において、太線で囲まれた斜
線部分は、それぞれｍ画素構成の原画素列、ｎ画素構成
の変換画素列である。ここて、ｍおよびｎは、第２図に
よりｍ＝３２、ｎ＝２０と決まる。したがって、変換画
素列発生回路５は２０／３２の間引き、補間を選択する
。たたし、このｍおよびｎの値は、１９／３２　　　（
０，５９３７）　　　＜　　　ｒ　　≦　２０／３２　
　　（０，６２５０）を満たす変換率ｒに対して共通で
あるため、この間引き、補間だけでは任意の変換率によ
る画素密度変換は不可能である。

そこで、任意の変換率ｒを処理に反映させるために、ｒ
を用いて求めたアドレスステップで原画素列を読み出す
。アドレスステップはそれぞれ、Δｘ−ｎ／ｒ＝３３．
６８１ Δｙ−１／ｒ＝　　１．６８４ となる。原画像データの先頭アドレスを主走査方向、副
走査方向ともに「０」とすると、原画素列の読み出しア
ドレスは上記のアドレスステップから、主走査方向につ
いては「０」、「３３」、「６７」、ｒｌｏｌＪ　・・
・となり、副走査方向については「０」、「１」、「３
」、「５」、「６」、「８」、「１０」・・・となる。

したかって、原画素列は第７図（ａ）に示されている＝
　１５− 位置から読み出されることになり、主走査方向、副走査
方向ともに任意の変換率ｒが反映される。

特に、主走査方向については間引き、捕間により一度に
複数（ｎ）個の変換画素が得られることに加えて、任意
の変換率ｒを設定できる。ただし、上記のアドレス値は
、アドレス発生回路］からの出力の小数部を切り捨てた
ものであるが、四捨五入して求めてもよい。

変換画像は変換画素列が第７図（ｂ）のように配列され
ることによって構成される。第７図（ｂ）の変換画素列
の左端に付けられた番号は、その変換画素列が第７図（
ａ）の中の同じ番号が記された原画素列を間引き、補間
して得られたものであることを示す。また、第８図は、
画像の１ラインだけに注目して間引き、補間（この場合
は間引き）が行なわれる様子を画素単位で示したもので
ある。

第８図の原画像中のラインにおいて、黒で示した画素は
間引かれずに保存され、斜線で示した画素はその右隣の
画素との論理和をとった結果が変換画素となることを示
している。

［発明の効果〕 以上詳述したように本発明によれば、原画素列に対する
間引き、補間を行なうとともに、その原画素列を任意の
変換率を反映した主走査方向アドレスステップおよび副
走査方向アドレスステップで読出すことにより、画素密
度変換を任意の変換率で高速に実行することのできる画
素密度変換方式を提供することができる。

【図面の簡単な説明】

図は本発明の一実施例を説明するためのもので、第１図
は本発明に係る画素密度変換方式を実施するためのハー
ドウェア１１Ｘ１成を概略的に示すブロック図、第２図
は間引き、（１８間モード、主走査方向アドレスステッ
プ、副走査方向アドレスステップと変換率との対応関係
を示す図、第３図は変換画素列発生回路の構成を示すブ
ロック図、第４図は変換画素列発生回路の構成要素であ
るセレクタの入出力１３号を説明するだめの図、第５図
は間引き、補間モードとセレクト信号および変換画素列
発生回路中の各セレクタの出力との対応関係を示す図、
第６図はアドレス発生回路の構成を示すブロック図、第
７図は原画素列および変換画素列の位置関係等を説明す
るための画素密度変換の模式図、第８図は画像の１ライ
ンに注目した間引き、補間を説明するための模式図であ
る。 １・・・アドレス発生回路、２・・・アドレス変換回路
、３・・・画像メモリ、４・・・ＢＴＬ回路、５・・・
変換画素列発生回路、６・・・シーケンサ、７・・オア
回路群、８．９，１２．１５・・・セレクタ、１０，１
．３・・・加算器、１１．１４・・・フリップフロップ
。 出願人代理人　弁理士　鈴江武彦 層輌Ｊ＃：琶

Claims (1)

1. 【特許請求の範囲】 原画像内の原画素列を読み出す主走査方向アドレスおよ
   び副走査方向アドレスを任意の変換率に応じて任意のス
   テップで出力するアドレス発生手段と、 このアドレス発生手段により出力されたアドレスから読
   み出された主走査方向に並ぶｍ個（ｍは整数）の画素か
   らなる原画素列に対して間引き、補間を行なうことによ
   り変換画像の主走査方向に並ぶｎ個（ｎは整数）の画素
   からなる変換画素列を発生する手段をｍおよびｎの取る
   値の組み合わせに応じて複数有する変換画素列発生手段
   とから構成される画素密度変換方式であって、 前記変換画素列発生手段が、任意の変換率ｒ（ｒは実数
   ）に最も近い値をとるｎ／ｍの間引き、補間を選択し、
   前記アドレス発生手段が、前記変換率におよび変換画素
   列発生手段が発生する変換画素列の画素数ｎに対してｎ
   ／ｒで表される主走査方向アドレスステップおよび１／
   ｒで表わされる副走査方向アドレスステップでアドレス
   を生成することにより、間引き、補間による画素密度変
   換を任意の変換率で行なうことを特徴とする画素密度変
   換方式。