JPS6360952B2

JPS6360952B2 -

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Publication number: JPS6360952B2
Application number: JP9640680A
Authority: JP
Priority date: 1980-07-14
Filing date: 1980-07-14
Publication date: 1988-11-25
Also published as: JPS5721174A

Description

【発明の詳細な説明】この発明は、データの伝送や記憶に際して効率
の良い符号を得る符号化のための前処理を行うデ
ータ変換装置と、この変換されたデータから元の
データを得る逆変換装置に関するものである。

テレビジヨンやフアクシミリ等の画像伝送、ま
たは文字パターンメモリや画像情報フアイル等の
画像記憶において、伝送時間の短縮や記憶容量の
削減を目的としてデータの符号化が行われてい
る。画像は画素とよばれる細かい多数の領域に分
割され、画像情報は各画素についてその色や濃度
に対応する数値データの集合によつて構成され
る。このような元の画像情報には、よく知られて
いるとおり、多くの冗長度を含んでいるので、多
数の数値データの集合である画像情報の持つ統計
的な性質を利用して冗長度を取り除き画像情報と
しての内容を損なうことなくデータ量を削減して
表わすことができる。これがいわゆるデータ圧縮
であり、元の画像情報は符号化によつてデータ圧
縮された符号に変換され、この符号の形で伝送又
は記憶され、この符号が復号装置によつて元の画
像情報に復号された後画像として表示される。

ところでテレビジヨンやフアクシミリのように
画像を線順次に走査してできる信号では、一定の
走査周期（たとえばテレビジヨンのビデオ信号で
あれば水平同期信号又は垂直同期信号の周期）を
もつて類似したデータ列が順次生成される。また
文字パターンなど、２次元の行列で表わされるデ
ータの行（または列）では、類似の内容を持つデ
ータ列（または行）が隣り合つていることが多
く、そのデータ列を特定方向に順にとり出せばや
はり一定周期で類似したデータが得られる。この
ように一定の周期で類似のデータ列が順次生成さ
れるようなデータでは、当該データより前に既知
になつたデータから簡単な論理演算により当該デ
ータの予測値を得た場合、この予測値が当該デー
タの実際値と一致する確率が大きいので、予測変
換というデータ処理が行われている。予測変換は
当該データの予測値と実際値とを入力し所定の論
理演算を施した演算結果を当該データの変換値と
することによつて行われる。この変換値から成る
データは元のデータに比べて冗長度が小さくなつ
ているため、たとえばランレングス符号化（run
length coding）など多くの符号化方式にとつて
は元のデータをそのまま符号化するより変換デー
タを符号化する方がより効率的であるので、予測
変換は符号化の前処理として行われる。また予測
変換された変換データは変換時の論理演算に対応
する所定の論理演算により容易に元のデータに逆
変換することができる。この発明はこのような予
測変換及び逆変換を行う装置に関するものであ
る。

第１図は予測変換にかかわるデータの相互関係
を示す座標図であつて、図の横軸が主走査方向、
縦軸が副走査方向であり、走査は左上から右下へ
線順次で行われるとする。図中点線で囲まれる矩
形の一区画が一画素を表わし、各画素内に記入し
た文字が当該画素の数値データを表すとする。こ
の例では画素のデータＸを予測するのに既に知ら
れている画素のデータＡ，Ｂ，Ｃ，Ｄを用いる。
データＸに対する予測値をＸ＾で表すと、 X^＝ｇ（Ａ、Ｂ、Ｃ、Ｄ） ……(1) となる。ここにｇは所定の論理演算を表す。

画素のデータＸの変換値ＹはＹ＝ｈ（X^、Ｘ） ……(2) であり、ここにｈはｇとは別の所定の論理演算を
表す。式(1)、(2)に示す演算を第１図のような位置
関係を保ちながらすべての画素に対して行えば、
画像全体が予測変換される。

一方、逆変換においても、たとえば第１図の変
換データＹを逆変換する場合には、近傍画素のデ
ータＡ，Ｂ，Ｃ，Ｄは既に逆変換が終つて既知に
なつているので、式(1)によりX^を得、X^とＹとか
らＸ＝ｐ（X^、Ｙ）……(3)を得る。ここにｐは所
定の論理演算であり、論理演算ｈが定まれば論理
演算ｐも定まる。式(1)、(2)及び式(1)、(3)を一括し
てＹ＝（Ａ、Ｂ、Ｃ、Ｄ、Ｘ）……(4) Ｘ＝ｑ
（Ａ、Ｂ、Ｃ、Ｄ、Ｙ）……(5)として表すことが
できる。ところで予測変換と逆変換のための論理
演算はデータの性質に従つて定められる。たとえ
ば、画像が白黒２値の場合は、白を論理値“０”、
黒を論理値“１”でそれぞれ表すと、式(1)は X^
＝Ａ・（Ｂ＋）＋Ｂ・（＋Ｄ）……(6)となり、
式(2)はＹ＝X^Ｘ……(7)、式(3)はＸ＝X^Ｙ……
(8)となる。但し式(6)、(7)、(8)中・は論理積、＋は
論理和、は排他的論理和を表す。もし予測値X^
が実際値Ｘと一致すると式(7)によりＹは“０”と
なる。もとのデータの性質に対し式(6)の予測が適
当な場合は、予測値X^と実際値Ｘとが一致してＹ
が“０”となる確率が著しく大きくなり、変換デ
ータは“０”が多く高能率な符号化が可能とな
る。

第２図は変換演算回路の一例を示す接続図で、
式(6)、式(7)の演算を行う論理回路である。２１は
インバータ、２２，２３，２４はオアゲート、２
５，２６はアンドゲート、２７はエクスクルーシ
ブオアゲートである。第１図に示すデータＡ，
Ｂ，Ｃ，Ｄ，Ｘをそれぞれ第２図に示す端子に入
力すればゲート２５の出力はＡ・（Ｂ＋）、ゲー
ト２６の出力はＢ・（＋Ｄ）となり、ゲート２
４の出力は式(6)に示すとおりX^となり、ゲート２
７からは式(7)により変換出力Ｙを得ることができ
る。第２図でゲート２７の一方の入力をＸのかわ
りにＹとすれば式(8)によりゲート２７の出力はＸ
となる。すなわち第２図に示す回路はそのまま予
測逆変換演算回路にもなつている。

画像が色又は（及び）中間調を持つ場合は各画
素を表すデータ（たとえば、第１図のＡ，Ｂ，
Ｃ，Ｄ，Ｘ…）は２ビツト以上の２進数で表され
る。この場合、式(1)〜(3)のｇ，ｈ，ｐをそれぞれ X^＝１／２（Ａ＋Ｂ）＋１／４（Ｄ−Ｃ） ……(9) Ｙ＝Ｘ−X^ ……(10) Ｘ＝Ｙ＋X^ ……(11) とする。第３図は変換演算回路の他の例を示す接
続図で、各画素のデータが３ビツトの２進数で表
される場合、式(9)、(10)、(11)の演算を行う回路であ
り、第３図ａは式(9)、(10)の演算を行う変換演算回
路、第３図ｂは式(9)、(11)の演算を行う逆変換演算
回路である。図中３０，３１，３２はそれぞれ４
ビツトの全加算器、３３は５ビツトの全加算器、
３０１，３０２，３０３，３０４，３０５，３０
６，３０７はそれぞれインバータである。全加算
器３０〜３３にはそれぞれキヤリインプツト端子
（図にCIで示す）があり、加算に用いるときはこ
の端子に論理“Ｌ”の信号を加え減算に用いると
きはこの端子に論理“Ｈ”の信号を加えてかつ減
数を表す２進数の各ビツトの論理を反転（すなわ
ち2ⁿ−１に対する減数の補数を作り）して入力す
ればよいことは一般の全加算器の使用法と同様で
あり、したがつて全加算器３０の出力は（Ａ＋
Ｂ）となり全加算器３１の出力は（Ｄ−Ｃ）とな
る。また２進数における1/2、又は1/4の乗算はそ
れぞれ１、又は２ビツト分シフトすればよいの
で、全加算器３０の出力を１ビツトシフトし、全
加算器３１の出力を２ビツトシフトしてそれぞれ
全加算器３２の信号入力端子I₁，I₂に入力すれ
ば、全加算器３２の出力は式(9)で示すX^となるこ
とは明らかである。第３図ａでは全加算器３３に
よつて式(10)の演算を行つて変換値Ｙを得、第３図
ｂでは全加算器３３によつて式(11)の演算を行つて
逆変換値Ｘを得ている。

第１図における画素Ａ，Ｂ，Ｃ，Ｄ，Ｘの関係
位置及び式(9)、(10)から推量して上述の変換値Ｙは
元の値Ｘに比しその数値が確率的に零の近傍に集
中しており、高能率な符号化を可能ならしめるで
あろうことは容易に理解できる。

ところで、式(9)、(10)、(11)には２のべき乗の乗算
しか含まないので、第３図の回路は特別の乗算器
を持つている必要はないが、一般的には変換演算
回路、逆変換演算回路には乗除算器を持つことが
必要な場合がある。また入力データＡ，Ｂ，Ｃ，
Ｄ，Ｘの総ビツト数が比較的小さな場合（たとえ
ば各データが１ビツトだけの場合等）は、入力の
各ビツトパターンに対応する出力データを記憶し
たROM（読出し専用メモリ）によつて変換演算
回路及び逆変換演算回路を構成することができ
る。

さて、たとえば、第１図に示すような走査によ
つてデータＣ，Ｂ，Ｄ，…Ａ，Ｘが得られる時点
はそれぞれ異なるのであるが、第２図又は第３図
の回路ではこれらのデータが同時に入力されねば
ならず、かつ一画像分の全部の画素を次々に変換
すべき画素Ｘとしてこの画素Ｘに対し第１図に示
す関係位置にある画素を次々と供給しなければな
らぬ。

第４図は従来の予測変換装置の一例を示すブロ
ツク図で、１走査線あたりＮ個の画素よりなる画
像データを１画素分ずつ次々に入力し、それに対
応する変換データを１画素分ずつ出力する装置で
ある。図において４０は変換演算回路で、第２図
又は第３図ａに示す回路全体を表し、４１，４
２，４３はそれぞれ入力データを１データ分だけ
遅延させる遅延回路、４４は（Ｎ−１）データ分
だけ遅延させる遅延回路である。たとえば、１画
素のデータがｎビツトで表される場合、４１，４
２，４３はそれぞれ１段のシフトレジスタｎ個の
並列回路で、４４は（Ｎ−１）段のシフトレジス
タｎ個の並列回路で構成される。第１図に示す走
査方法と第４図に示す遅延回路４１，４２，４
３，４４とを合せて考えれば、変換演算回路４０
にデータＡ，Ｂ，Ｃ，Ｄ，Ｘが同時に入力される
ことは明らかである。

第５図は第４図に対応する予測逆変換装置の一
例を示すブロツク図で、５０は逆変換演算回路、
５１，５２，５３はそれぞれ入力データを１デー
タ分だけ遅延させる遅延回路、５４は（Ｎ−１）
データ分だけ遅延させる遅延回路であつて、これ
ら遅延回路は遅延回路４１，４２，４３及び４４
とそれぞれ同一に構成される。既に逆変換された
画素のデータが、１データ、（Ｎ−１）データ、
Ｎデータ及び（Ｎ＋１）データだけそれぞれ遅延
しＡ，Ｄ，Ｂ，Ｃとして変換データＹと共に逆変
換回路５０に入力され、逆変換されたデータＸが
出力される。

なお、予測変換や逆変換において、画像の最初
の走査線に属するデータや、各走査線の両端のデ
ータＸについては、第１図に示す位置関係をもつ
データＡ，Ｂ，Ｃ，Ｄに相当するデータの一部が
実際に存在しないことがあるが、これについて
は、予測変換と逆変換の両方で、同一のデータ値
を仮定すればよい。たとえば、白黒２値画像で
は、実際に存在しない画素は白レベルを持つと仮
定し対応するデータ値を“０”にするよう制御す
ればよい。

以上は従来の予測変換装置及び予測逆変換装置
に対する説明であるが、これら従来の装置では画
像の各画素のデータを１データずつ直列的に入力
し、それに対応した出力データを１データずつ順
番に得るようになつている。したがつて全データ
を１データずつ直列的に入出力するだけの動作ス
テツプが必要であり、画像などデータ数が非常に
大きい場合は、動作速度を速くしても相当な処理
時間を要することになる。また、このような回路
では、本来並列的な構造を持つデータに対して
も、処理のためデータを直列的に並べ換えること
が要求される。たとえば文字パターンは本来２値
データが２次元行列を成しているものであるか
ら、複数の行又は列を並列的に取り扱うことが可
能である。一方、文字パターンを読み出して印字
するプリンタでは、印字部がワイヤドツト
（wire dot）方式やインクジエツト（ink jet）方
式で、複数行を一括して印字することができるも
のがある。ところが文字パターンが予測変換され
て符号化されている場合には、従来の装置では、
この逆変換が１行ずつ直列的に行われるため、逆
変換されたデータを一時的にメモリしておき、そ
れが上記複数行に達した時に印字を行わねばなら
ないことになる。

同様な不便が最近のフアクシミリ装置において
発生する。最近のフアクシミリ装置では走査線方
向に直角な方向に複数個の受光素子や静電記録ヘ
ツドを配列し、この配列を走査線方向に機械的に
動かすことにより、複数走査線分のデータを並列
的に読み取つたり記録したりして、総合的に走査
速度を向上したものがある。このようなフアクシ
ミリ装置で予測変換や逆変換を行う場合には、画
像読取部の後に複数走査線分のメモリを備えてデ
ータを１走査線ずつ順番に予測変換回路に入力し
たり、画像記録部の前に複数走査線分のメモリを
備えて予測逆変換回路からの出力データを一時的
に格納しなければならない。

しかしながら、もし予測変換や予測逆変換を複
数のデータ列に対し並列的に行うことができるな
らば、既に知られている複数ライン一括符号化方
式と併用することにより、上述のような並列デー
タをそのまま処理することができ、データの変
換、逆変換処理に要する動作ステツプ数を大幅に
減少し、処理時間を短縮することができる。この
ことはプリンタやフアクシミリなどのデータ処理
装置の高速化につながる。また、先に述べたよう
なデータを複数行又は複数走査線分蓄積するメモ
リは不要となり、装置の簡単化が可能となる。

この発明は上記のような事情に基いてなされた
もので、予測変換及び逆変換を並列的に行う手段
を提供することを目的とする。

以下、図面についてこの発明の実施例を説明す
る。第６図はこの出願における特定発明の一実施
例を示すブロツク図である。図において６１，６
２，６３，６４はそれぞれ予測変換演算回路で、
たとえば、それぞれが、第２図又は第３図ａに示
す回路全体に相当する。すなわち、第６図に示す
実施例では４個の予測変換演算回路６１〜６４を
用い４個のデータ列に対し並列に予測変換演算を
施す場合を示している。各データ列中のデータ数
をＮとする。６００は１データ分の遅延回路６０
９と直列に接続されて入力データをＮデータ分
（すなわち１走査線分）遅延させるＮ―１データ
分の遅延回路、６０１，６０２，６０３，６０
４，６０５，６０７，６０８，６０９，６１０は
それぞれ入力データを１データ分遅延させる遅延
回路である。４走査線分、すなわち走査線の番号
を仮にｊ、（ｊ＋１）、（ｊ＋２）、（ｊ＋３）とす
れば、これらの４走査線が一斉に走査され、ｊ
番、（ｊ＋１）番、（ｊ＋２）番、（ｊ＋３）番の
走査線からのデータは第６図にそれぞれL₁，L₂，
L₃，L₄として示す入力端子に入力され、この一
斉走査が終ると次は（ｊ＋４）番、（ｊ＋５）番、
（ｊ＋６）番、（ｊ＋７）番の４本の走査線が一斉
に走査され、（ｊ＋４）番の走査線からのデータ
は端子L₁に、（ｊ＋５）番の走査線からのデータ
は端子L₂に、……それぞれ入力される。したが
つて、端子L₁から入力するデータA₁，X₁に対応
するデータD₁，B₁，C₁は端子L₄から入力するデ
ータを遅延回路６０９，６００で遅延させてデー
タD₁が得られ、更に遅延回路６０１で遅延させ
てデータB₁が得られ、更に遅延回路６０２で遅
延させてデータC₁が得られることは明らかであ
る。また端子L₂から入力するデータA₂，X₂に対
応するデータD₂，B₂，C₂は端子L₁から入力する
データから得られ、このようにして予測変換演算
回路６１〜６４に同時に入力すべきすべてのデー
タが並列に供給される。したがつて変換データ
Y₁，Y₂，Y₃，Y₄がそれぞれの出力端子l₁，l₂，
l₃，l₄から並列に出力される。

第７図は第６図の回路におけるデータ相互間の
遅延関係を示す図であつて、図の左端のアルフア
ベツト記号は第６図において当該アルフアベツト
記号が付記されている導線上の信号であることを
意味し、これらの信号として、各動作ステツプに
おいてそれぞれのデータ列中の何番目のデータが
到来しているかを１乃至Ｎの数値で表している。
図中の数値０はデータ列外の無効データである
が、各データ列の最初や最後のデータ、また最初
のデータ列の予測変換に必要なデータを表す。こ
の無効データの値は予め定められた特定値であ
り、遅延回路６００，６０１…６１０はシフトレ
ジスタで構成し、これらのシフトレジスタの内容
は上記特定値を表すようにリセツトされる。第７
図に示す例ではシフトレジスタ６０１〜６１０は
この特定値にリセツトされており、シフトレジス
タ６００には変換されようとする４個のデータ列
の直前のデータ列が記憶されている時点からの回
路動作が表わされている。

第１図から明らかなようにデータＤはデータＸ
より（Ｎ−１）データ分先行しているので、たと
えば入力端子L₂のデータを遅延回路６０５によ
り１データ分遅延させたX₂に対応しては入力端
子L₁からのデータがそのままD₂となる。したが
つて出力端子l₁〜l₄に出力される変換データY₁〜
Y₄は１データ前に入力端子L₁〜L₂に入力した元
のデータの変換値となる。また、既に説明したよ
うに端子L₄の入力を１データ分遅延させたデー
タX₄は遅延回路６００の入力γとなり、次のデ
ータ列に対するデータD₁，B₁，C₁を供給する。
第７図に示すとおり、第６図の回路では無効デー
タ０を１つだけ必要とするので、０〜Ｎの（Ｎ＋
１）個の動作ステツプでＮ個のデータから構成さ
れるデータ列４列分の並列予測変換を終了する。

第８図はこの発明の他の実施例を示すブロツク
図で、第６図と同一符号は同一部分を示し、８５
は予測変換演算回路であつて、第６図と比較すれ
ば明らかなように予測変換演算回路６１，６２，
６３，６４の機能を総合した機能を持つ。但し予
測変換演算回路の構成によつては回路６１の４個
分より回路８５の方が複雑になる場合がある。た
とえば各画素のデータが１ビツトの信号のとき、
回路６１をROMで構成すれば入力５ビツト、出
力１ビツトの小さいROMになるが、回路８５は
入力14ビツト、出力４ビツトの大容量のROMと
なる。

第６図の回路は並列予測変換装置として用いる
ことはできるが、並列予測逆変換装置として用い
ることはできない。その理由は、予測逆変換の場
合にも、たとえば、予測変換演算回路６３では式
(1)（式(6)又は式(9)が式(1)の具体例であるが）の演
算を行いX₃を算出しなければならぬが、この時
点では、予測変換演算回路６２ではC₃に相当す
るデータは既に逆変換が済んでいるが、B₃に相
当するデータは予測変換演算回路６３における
X₃の演算と同時点で逆変換されるデータであり、
D₃に相当するデータはそれよりも１データ分遅
れて逆変換されるので、予測変換演算回路６３の
入力として必要なデータはその必要な時点では未
だ準備されてないことになる。並列予測変換に対
応して並列予測逆変換ができなければ前述した処
理の高速化や不要なメモリの削減の効果が減少す
る。

この出願で併願する他の発明は上記のような事
情に鑑みてなされたもので並列予測逆変換ができ
る装置を提供することを目的とし、特に、同一の
部分で構成し、簡単な接続変更によつて、並列予
測変換装置としても並列予測逆変換装置としても
用いることのできる装置を提供しようとするもの
である。

第９図はこの出願の他の発明の一実施例を示す
ブロツク図であつて、図において第６図と同一符
号は同一又は相当部分を示し、同様に動作する。
また９００は第６図の遅延回路６００に対応する
遅延回路であるが、この遅延回路９００は（Ｎ−
１）データ分の遅延を与える。また９０１，９０
２，９０３，９０４，９０５，９０６，９０７，
９０８，９０９，９１０，９１１，９１２はそれ
ぞれ１データ分の遅延を与える遅延回路である。
入力端子L₁〜L₄から入力する元のデータは第６
図の場合と同じく、出力端子l₁〜l₄から出力する
予測変換データは第６図の場合と同じであるが、
L₁とl₁の間、L₂とl₂の間、L₃とl₃の間、及びL₄と
l₄の間には共に３データ分の遅延回路が挿入され
ていてL₁，L₂，L₃，L₄に同時に入力したデータ
は予測変換されて共に３データ分遅れて同時に
l₁，l₂，l₃，l₄から出力されるが、この遅延回路
は、回路６１に対しては３データ分全部が出力側
に、回路６２に対しては１データ分が入力側で２
データ分が出力側に、回路６３に対しては２デー
タ分が入力側と出力側に、回路６４に対しては３
データ分全部が入力側に挿入されているので、回
路６１，６２，６３，６４の順に１データ分ずつ
遅延してデータ処理が行われる。このように１デ
ータ分ずつ遅延してデータ処理が行われるので、
たとえば端子L₁からのデータをそのまま回路６
１へはデータX₁として入力し、回路６２へはデ
ータD₂として入力することができる。この点、
第６図の回路では端子L₁からのデータをそのま
ま回路６２へはデータD₂として入力することが
できるが、回路６１へは遅延回路６０３を経て入
力せねばならぬ点と異なる。このことは後節で説
明するようにこの回路を予測逆変換装置として用
いる場合に好都合である。以上述べたように、回
路６１，６２，６３，６４において、上記の回路
順に１データ分ずつ遅延してデータ処理が行われ
る点を除き、第９図の回路が第６図の回路と同様
に動作して予測変換が行われることは明らかであ
る。但し端子L₁にｊ番目、（ｊ＋４）番目、…の
走査線からのデータが入力されるとすれば、端子
L₄には（ｊ＋３）番目、（ｊ＋７）番目、…の走
査線からのデータが入力されるので、この（ｊ＋
３）番目のデータ入力を遅延回路９００により
（Ｎ−１）データ分遅延させると、これに対し
（ｊ＋４）番目の走査線からのデータはＮ−（Ｎ−
１）＝１によつて定められる１データ分だけ遅延
したことと等価になる。

第１０図は第９図の回路におけるデータ相互間
の遅延関係を示す図であつて、第７図と同様な表
示方法を用いて、第９図中の各信号線にデータ列
の何番目のデータが来るかを示している。

第１１図は第９図に示す回路と同じ機能を持つ
回路を単一の予測変換演算回路１１０を用いて構
成した例を示し、第９図における４個の予測変換
演算回路６１〜６４が単一の回路１１０に置き換
えられた外は第９図の回路と同一の構成であり、
同一の動作をする。

次に第１２図はこの出願の更に他の発明の一実
施例を示すブロツク図であつて、予測逆変換装置
の回路構成の一例を表す。第１２図で第９図と同
一符号は同一又は相当部分を示し、同様に動作す
る。また１２１，１２２，１２３，１２４はそれ
ぞれ予測逆変換演算回路で、第９図の予測変換演
算回路６１，６２，６３，６４に類似し、ただデ
ータＸとデータＹの接続個所が交換されただけの
ものである。回路１２１，１２２，１２３，１２
４の順に１データ分ずつ遅延してデータ処理が行
われているので回路１２１の出力データX₁をそ
のままデータD₂として回路１２２に入力するこ
とができ、回路１２２の出力データX₂をそのま
まデータD₃として回路１２３に入力することが
でき、このようにして予測逆変換が行われること
は、第９図に関する説明と合せて考えれば容易に
理解することができる。

第１３図は第１２図の回路におけるデータ相互
間の遅延関係を示す図であつて、第１０図と同様
な表示方法を用いて、第１２図中の各信号線にデ
ータ列の何番目のデータが来るかを示している。
第１３図から明らかなように、周期Ｎを持つ４周
期分の変換データ列が（Ｎ＋３）個の動作ステツ
プによつて並列的に逆変換される。

第１４図は第１２図に示す回路と同じ機能を持
つ回路を単一の予測逆変換演算回路１４０を用い
て構成した例を示し、第１２図における回路１２
１〜１２４が単一の回路１４０に置き換えられた
だけであり、回路１４０はたとえばROMで構成
される。また第１２図において入力D₂，D₃，D₄
はX₁，X₂，X₃とそれぞれ同一であるから第１４
図予測逆変換演算回路１４０にはデータD₂，D₃，
D₄を入力する必要はない。

以上、第６図乃至第１４図についての説明で
は、Ｎ個のデータを周期として類似のデータが順
次生成されるデータ群のうち４周期分のデータを
並列に予測変換しまた予測逆変換する例について
述べたが、並列に処理できるデータの数は４周期
分に限定されることなく、任意のｋ周期（ｋ≧２
の整数）分のデータを並列に処理できることは明
らかである。また、以上の説明においては、各デ
ータ間の相関が第１図に示すような場合を仮定
し、ｊ番目の周期中のｉ番目のデータ（Ｘ）に対
し、（ｊ−１）番目の周期の（ｉ−１）番目のデ
ータ（Ｃ）ｉ番目のデータ（Ｂ）、（ｉ＋１）番目
のデータ（Ｄ）及びＸの直前のデータＡからＸの
予測値X^を定める場合について説明したが、（ｊ
−１）番目の周期の（ｉ＋ｑ）番目のデータ（但
しｑ≧１の整数）までが予測値X^を定めるのに必
要な場合にもこの発明を適用できる。このような
場合は第９図、第１１図、第１２図、第１４図に
おける遅延回路９００の遅延量を（Ｎ−ｑ）デー
タ分とし、遅延回路９０１〜９１２の遅延量をそ
れぞれｑデータ分とすればよい。

ところで、これまでの説明からも明らかなよう
に予測変換装置と予測逆変換装置とは主要部分が
同一に構成できるので、単一の装置を切換えて予
測変換装置又は予測逆変換装置として両用できる
よう設計することができる。第１５図は第３図
ａ，ｂを総合した回路を示すブロツク図であつ
て、第３図ａ，ｂと同一符号は同一又は相当部分
を示し、１５０は選択回路であり、制御信号Ｓに
よつて切換えられる。たとえば、信号Ｓの論理が
“Ｌ”のときは選択回路１５０のＡ側入力が出力
されて第１５図の回路は第３図ａの回路となり、
信号Ｓの論理が“Ｈ”のときは選択回路１５０の
Ｂ側入力が出力されて第１５図の回路は第３図ｂ
の回路となる。但しデータＸとデータＹでビツト
数が異なる場合は、ビツト数の少ないデータの方
は必要な下位ビツトだけを用いればよい。またデ
ータが１ビツトだけの第２図に示す回路では、予
測変換演算回路と予測逆変換演算回路とは同一で
あるので切換の必要はない。第１１図の回路１１
０と第１４図の回路１４０とでは一般に演算内容
が異なるので、制御信号ＳをROMのアドレス入
力又は（及び）チツプ選択入力として用いて変換
演算と逆変換演算の切換を行うことが必要であ
る。

第１６図はこの発明の他の実施例を示すブロツ
ク図で、第９図の予測変換装置と第１２図の予測
逆変換装置とを切換により兼用する装置を示す。
第１６図において第９図及び第１２図と同一符号
は同一又は相当部分を示し、１６１，１６２，１
６３，１６４はそれぞれ兼用演算回路、１６５，
１６６，１６７，１６８はそれぞれ選択回路であ
る。制御信号Ｓ（図示せず）は演算回路１６１〜
１６４及び選択回路１６５〜１６８に加えられ、
第１６図の回路を第９図に示す接続又は第１２図
に示す接続に切換える。

第１７図はこの発明の更に他の実施例を示すブ
ロツク図で、第１図の予測変換装置と第１４図の
予測逆変換装置とを切換により兼用する装置を示
す。第１７図において第１１図および第１４図と
同一符号は同一又は相当部分を示し、１７０は兼
用演算回路で、１６５，１６６，１６７，１６８
は選択回路である。制御信号Ｓ（図示せず）は演
算回路１７０及び選択回路１６５〜１６８に加え
られ、第１７図の回路を第１１図に示す接続又は
第１４図に示す接続に切換える。

各データの予測値を算出する場合、当該データ
より先に発生したどのようなデータを用いる場合
にもこの発明を適用できることは、先に説明した
とおりであるが、以下その例について説明する。
第１８図は予測変換にかかわるデータの相関関係
の他の例を示す座標図であつて、第１図と同様な
表示方法で表示してあるが、第１図と異る点はデ
ータＥも又データＸの予測値に関係することであ
り、式(1)に対応する式は X^＝ｇ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ）……(12)となる。
Ｘの位置をｊ番目の周期のｉ番目のデータとすれ
ばＥの位置は（ｊ−１）番目の周期の（ｉ＋２）
番目のデータでありｑ＝２である。

第１９図はこの発明の他の実施例を示すブロツ
ク図で、各データの相関関係が第１８図に示すよ
うな場合すなわちｑ＝２である場合、３周期分
（ｋ＝３）のデータを並列に予測変換する予測変
換装置を示し、第９図と同一符号は同一又は類似
の機能を有する部分を示し、遅延回路９００は入
力データを（Ｎ−２）データ分遅延して出力す
る。１９１，１９２，１９３はそれぞれ予測変換
演算回路で、これらの回路における予測変換のう
ちの予測値Ｘ＾の算出は式(12)による以外は予測変換
演算回路６１〜６４と類似の動作をする。ｑ＝２
であるから回路１９２は回路１９１より２データ
分遅れてデータ処理を行い、回路１９３は回路１
９２より２データ分遅れてデータ処理を行い、回
路１９１は回路１９３の１周期前の入力データが
（Ｎ−２）データ分遅延して入力されるので、X₁
はそのままE₂として、X₂はそのままE₃として、
X₃は（Ｎ−２）データ分遅延してE₁として入力
され、予測変換が行われる。

第２０図は第１９図の回路におけるデータ相互
間の遅延関係を示す図であつて、第１０図と同様
な表示方法を用いて、第１９図中の各信号線にデ
ータ列の何番目のデータが来るかを示している。
第１９図と第２０図から明らかなようにｍ周期分
のデータ列の予測変換が完了するためには、本来
のデータ列の長さＮに対してＮ＋（ｋ−１）・ｑ個
のタイミングステツプが必要である。このため、
各データ列に（ｋ−１）ｑ個の無効データが付加
される。第１９図の例ではｋ＝３、ｑ＝２であ
り、予測変換は（Ｎ＋４）のステツプで完了す
る。無効データは第２０図において番号０で表わ
される。並列的に入力されるデータ列のうち最後
のデータ列は、更に（Ｎ−ｑ）データ分の遅延を
受けて予測変換演算回路１９１の入力データを供
給する。遅延回路９００の出力は結局（Ｎ−ｑ）
＋（ｋ−１）・ｑデータ分の遅延を受ける。一方、
次に並列的に入力されるデータ列のうち端子L₁
に入力されるデータ列のデータは、無効データの
ためＮ＋（ｋ−１）ｑステツプ後にデータ列中の
番号が等しいデータとなる。両者の差から遅延回
路９００の出力データは端子L₁の入力データに
比べてｑだけデータ列中の番号が大きくなり、予
測変換演算回路１９１においてもデータE₁とデ
ータX₁とが同時に入力される。第９図の回路を
第１１図の回路に変形できるように、第１９図の
回路の３個の回路１９１，１９２，１９３を単一
の予測変換演算回路で置換えることができる。

さて、単に予測変換したデータを出力するだけ
ならば第９図、第１１図、第１９図における遅延
回路９０７〜９１２を設けることは必要でないの
で、これらの遅延回路は発明の必須構成要件では
ないが、このような遅延を与えて１周期中の同一
番号の（すなわちｉの値が同じ）データを同一の
タイミングで端子l₁〜l₄に出力することにより、
予測変換装置の外側から見れば、すべての周期の
データ列が平等に取扱われていることになるの
で、出力の変換データ列を蓄積した集合では、予
測変換装置に起因するｋ列毎の区切りは無くな
り、ｋの値が異なる予測変換装置から全く同じ変
換データ列（無効データを除く）の集合が得られ
る。したがつて、この様な変換データ列の集合を
予測逆変換する際にはｋの値には関係なく予測逆
変換装置が並列的に処理するデータ列の数ｍ（ｍ
≧２の整数）を決定することができる。

また、たとえば、第９図の回路で遅延回路９０
７〜９１２を省略すると、出力端子l₁〜l₄から出
力する変換データはｑデータ分（第９図の例では
ｑ＝１）の遅延を持つているので、このようなデ
ータがそのまま符号化、復号化などの過程を経て
第１２図の回路（第９図の回路と第１２図の回路
ではｋ−ｍ＝４）に入力されて逆変換される場
合、第１２図の回路においては遅延回路９０１〜
９０６を省略できることは明らかである。

以下、この出願の発明の特徴を要約すると、第
１の発明は、第６図と第８図に関し、 (イ) 一定の周期Ｎ（Ｎは正の整数）で類似のデー
タが順次生成されるデータ群（たとえばテレビ
ジヨン―画面分のビデオ信号）を１周期（たと
えばテレビジヨンのビデオ信号の水平走査周
期）ごとのデータ列に分ち、生成順が互に隣接
したｋ個（ｋ≧２の整数）の周期分のｋ個のデ
ータ列（第６図の場合ｋ＝４、たとえば水平走
査ｊ番、（ｊ＋１）番、（ｊ＋２）番、（ｊ＋３）
番に相当する４個のデータ列）を並列に出力
し、第１乃至第ｋのｋ個の入力端子L₁〜L₄に、
上記ｋ個のデータ列を１入力端子に１データ列
あて、データ列の生成順と入力端子の番号順と
を対応させて（L₁にはｊ番のデータ列、L₂に
は（ｊ＋１）番のデータ列、…を）各データ列
をデータ直列の形でかつ上記ｋ個のデータ列中
の互に対応する番号のデータを互に同期して入
力し、同一の入力端子には上記データ群中ｋ個
のデータ列ごとに１個のデータ列を（たとえば
L₁にはｊ番、（ｊ＋ｋ）番、（ｊ＋2k）番、…
のデータ列を）入力するデータ入力手段と、 (ロ) 上記第ｋの入力端子L₄に入力するデータ列
を上記第１の入力端子L₁に入力するデータ列
に対する予測変換演算に用いるために遅延する
データ列遅延回路（６０９と６００）と、 (ハ) このデータ列遅延回路６００の出力のデータ
列及び上記各入力端子L₁〜L₄から入力する各
データ列に対し当該データ列及びこの当該デー
タ列より生成順が１データ分後のデータ列に対
する予測変換演算に用いるに適した遅延を与え
る入力遅延回路（６０１〜６１０）と、 (ニ) 予測変換演算回路とを備えたことが特徴であり、第２の発明は、第９図と第１１図及び第１９図
に関し上記(イ)、(ロ)、(ハ)、(ニ)の他に、 (ホ) 上記各入力端子からの各データ列に対し生成
順が相対的にｑ個（ｑ≧１の所定の整数、第９
図ではｑ＝１、第１９図ではｑ＝２）のデータ
分だけ遅延するように相対的遅延を与える相対
遅延回路（９０１〜９０６）を備えたことが特徴であり、第３の発明は、第１２図と第１４図に関し上記
第２の発明における(ニ)予測変換演算回路は予測逆
変換演算回路に変り、(ハ)入力遅延回路は第１２図
に示すように出力X₁〜X₄を遅延させる出力遅延
回路（６０１〜６０９）に変ることが特徴であ
る。

以上のように、この発明によれば複数のデータ
列を同時に予測変換しまた予測逆変換することが
でき、しかも簡単な切換によつて予測変換装置に
も予測逆変換装置にもなる装置を提供することが
できるので、データの伝送や記憶のための符号化
に関連して動作の高速化、装置におけるメモリ量
の削減などに対して有効な手段となる。

【図面の簡単な説明】

第１図は予測変換にかかわるデータの相互関係
を示す座標図、第２図は変換演算回路の一例を示
す接続図、第３図は変換演算回路の他の例を示す
接続図、第４図は従来の予測変換装置の一例を示
すブロツク図、第５図は第４図に対応する予測逆
変換装置の一例を示すブロツク図、第６図は第１
の発明の一実施例を示すブロツク図、第７図は第
６図の回路におけるデータ相互間の遅延関係を示
す図、第８図は第１の発明の他の実施例を示すブ
ロツク図、第９図は第２の発明の一実施例を示す
ブロツク図、第１０図は第９図の回路におけるデ
ータ相互間の遅延関係を示す図、第１１図は第２
の発明の他の実施例を示すブロツク図、第１２図
は第３の発明の一実施例を示すブロツク図、第１
３図は第１２図の回路におけるデータ相互間の遅
延関係を示す図、第１４図は第３の発明の他の実
施例を示すブロツク図、第１５図は第３図ａ，ｂ
の回路を総合した回路を示すブロツク図、第１６
図は第３の発明の更に他の実施例を示すブロツク
図、第１７図は第３の発明の更に他の実施例を示
すブロツク図、第１８図は予測変換にかかわるデ
ータの相関関係の他の例を示す座標図、第１９図
は第２の発明の更に他の実施例を示すブロツク
図、第２０図は第１９図の回路におけるデータ相
互間の遅延関係を示す図である。６１，６２，６３，６４，８５，１１０……予
測変換演算回路、１２１，１２２，１２３，１２
４，１４０……予測逆変換演算回路、６００，９
００……データ列遅延回路、６０１〜６１０……
入力（出力）遅延回路、９０１〜９０６……相対
遅延回路、L₁〜L₄……入力端子、l₁〜l₄……出力
端子。なお、図中、同一符号は同一又は相当部分
を示す。

Claims

【特許請求の範囲】１一定の周期Ｎ（Ｎは正の整数）で類似のデー
タが順次生成されるデータ群を１周期ごとのデー
タ列に分ち、生成順が互に隣接したｋ個（ｋ≧２
の整数）の周期分のｋ個のデータ列を並列に出力
し、第１乃至第ｋのｋ個の入力端子に、上記ｋ個
のデータ列を１入力端子に１データ列あて、デー
タ列の生成順と入力端子の番号順とを対応させて
各データ列をデータ直列の形でかつ上記ｋ個のデ
ータ列中の互に対応する番号のデータを互に同期
して入力し、同一の入力端子には上記データ群中
ｋ個のデータ列ごとに１個のデータ列を入力する
データ入力手段と、上記第ｋの入力端子に入力するデータ列を、上
記第１の入力端子に入力するデータ列に対する予
測変換演算に用いるために、遅延するデータ列遅
延回路と、このデータ列遅延回路の出力のデータ列及び上
記各入力端子から入力する各データ列に対し、当
該データ列及びこの当該データ列より生成順が１
データ分後のデータ列に対する予測変換演算に用
いるに適した遅延を与える入力遅延回路と、上記各入力端子からの各データ列と、上記デー
タ列遅延回路の出力のデータ列と、上記入力遅延
回路の出力の各データ列とを入力し、上記各入力
端子からの各データ列に対し予測変換演算を行う
予測変換演算回路とを備えたことを特徴とするデ
ータ変換装置。２一定の周期Ｎで類似のデータが順次生成され
るデータ群を１周期ごとのデータ列に分ち、生成
順が互に隣接したｋ個の周期分のｋ個のデータ列
を並列に出力し、第１乃至第ｋのｋ個の入力端子
に、上記ｋ個のデータ列を１入力端子に１データ
列あて、データ列の生成順と入力端子の番号順と
を対応させて各データ列をデータ直列の形でかつ
上記ｋ個のデータ列中の互に対応する番号のデー
タを互に同期して入力し、同一の入力端子には上
記データ群中ｋ個のデータ列ごとに１個のデータ
列を入力するデータ入力手段と、上記各入力端子からの各データ列に対し、生成
順が相対的に１データ列分だけ後のデータ列は相
対的にｑ個（ｑ≧１の所定の整数）のデータ分だ
け遅延するように相対的遅延を与える相対遅延回
路と、上記第ｋの入力端子から入力したデータ列を、
当該データ列に対応した相対遅延回路を介して、
上記第１の入力端子に入力するデータ列に対する
予測変換演算に用いるために更に遅延するデータ
列遅延回路と、このデータ列遅延回路の出力データ列と上記第
１の入力端子からのデータ列と上記各相対遅延回
路の出力の各データ列に対し、当該データ列及び
この当該データ列より生成順が１データ分後のデ
ータ列に対する予測変換演算に用いるに適した遅
延を与える入力遅延回路と、上記第１の入力端子からのデータ列と、上記各
相対遅延回路の出力の各データ列と、上記データ
列遅延回路の出力のデータ列と、上記入力遅延回
路の出力の各データ列とを入力し、上記各入力端
子からの各データ列に対し予測変換演算を行う予
測変換演算回路とを備えたことを特徴とするデー
タ変換装置。３予測変換されたデータがデータ直列の形で生
成されＮ個のデータごとに１データ列を構成する
データ群から、生成順が互に隣接したｋ個のデー
タ列を並列に出力し、第１乃至第ｋのｋ個の入力
端子に、上記ｋ個のデータ列を１入力端子に１デ
ータ列あて、データ列の生成順と入力端子の番号
順とを対応させて各データ列をデータ直列の形で
かつ上記ｋ個のデータ列中の互に対応する番号の
データを互に同期して入力し、同一の入力端子に
は上記データ群中ｋ個のデータ列ごとに１個のデ
ータ列を入力するデータ入力手段と、上記各入力端子からの各データ列に対し、生成
順が相対的に１データ列分だけ後のデータ列は相
対的にｑ個のデータ分だけ遅延するように相対的
遅延を与える相対遅延回路と、上記第１の入力端子からのデータ列と、上記各
相対遅延回路の出力の各データ列とを入力し、こ
れら各データ列に対する予測逆変換演算を行い、
各入力データ列を予測逆変換した各出力データ列
を出力する予測逆変換演算回路と、この予測逆変換演算回路の各出力データ列に対
し、当該データ列及びこの当該データ列より生成
順が１データ分後のデータ列に対する予測逆変換
演算に用いるに適した遅延を与えて上記予測逆変
換演算回路に入力する出力遅延回路と、上記第ｋの入力端子から対応した相対遅延回路
を介して入力したデータ列が予測逆変換されて出
力した出力データ列を、上記第１の入力端子に入
力するデータ列に対する予測逆変換演算に用いる
ために遅延して上記予測逆変換演算回路に入力す
るデータ列遅延回路とを備えたことを特徴とする
データ逆変換装置。