JPH04205879A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は半導体記憶装置に関するもので、特にあるデ
ータとそのデータと一定の関係を有するデータを容易に
書込むことができる半導体記憶装置に関する。

［従来の技術］ 第５図は、従来のラインモードテスト機能を付加したダ
イナミック型半導体記憶装置のメモリセル付近の構成を
示す機能ブロック図である。ここに示したラインモード
テストは、外部から入力されたテストデータをラッチ回
路に一度蓄積し、そのデータを用いてメモリセルのテス
トをワード線に接続するすべてのメモリセルで一括して
行なおうとするものである。従来のラインモードテスト
は、たとえばｒＡ　　６０ｎｓ３．３Ｖ　　１６ＭｂＤ
ＲＡＭＪ　　１９８９年、ＩＥＥＥ　　Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ　　５ｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉ
ｔｓ　　ＣｏｎｆｅｒｅｎｃｅのＤｉｇｅｓｔ　　ｏｆ
　　Ｔｅｃｈｎｉｃａｌ　　Ｐａｐｅｒｓ、ｐ２４４〜
２４５に報告されており、選択されたワード線に接続さ
れたメモリセルから読み出される複数もしくはすべての
情報に対して一括した試験を行なうものである。

第５図を参照して、メモリセルＭＣはビット線ＢＬとワ
ード線ＷＬの交点に存在する。入出力線２２とビット線
ＢＬの間はスイッチ２１、およびスイッチ２３で分離さ
れている。分離された部分には、ラッチ回路６と比較回
路１１が設けられている。また比較回路１１とラッチ回
路６との間にはスイッチ２５が設けられている。比較回
路１１の比較結果は、検出線２６に出力される。なおこ
の図ではセンスアンプは省略されている。

第６図は第５図の機能ブロック図において略して書かれ
たビット線対ＢＬ、入出力線２２の対を含めるとともに
実際の配線構成に従ってラッチ回路６および比較回路１
１の結線状態を示したものである。第７図はラッチ回路
６、比較回路１１周辺の結線をトランジスタレベルで表
現した回路図である。

第６図を参照してラインモードテストの動作を以下に述
べる。まずテストデータのメモリセル〜ＩＣへの書込に
ついて説明する。

ダイナミック型半導体記憶装置のメモリセル〜ＩＣのテ
ストは、基本的にはメモリセル〜ＩＣに蓄積された情報
と期待値との比較で行なわれる。第６図の場合、外部よ
り入力されたテストデータは、Ｉ１０線４とＩ／’Ｏ線
５（第５図の入出力線２２に相当する）をとおしてコラ
ムデコーダからの信号Ｙｉ、Ｙｉ÷ｌ、Ｙｉ＋２．　　
・・・によりトランスファゲートを形成するＮチャネル
トランジスタ８をオン状態にすることにより、選択され
たラッチノードＮＡ、ＮＢに伝達される。この伝達され
た情報は、ラッチ回路６に一度蓄積される。ラッチ回路
６に一度蓄積された情報が、テスト時の期待値となる。

また、このとき信号ＴＲは“Ｌ”レベルであり、トラン
スファゲートを形成するＮチャネルトランジスタ７は、
オフ状態のため情報はメモリセル側に伝達されない。

ラッチ回路６に情報を蓄積する過程は、図示されないコ
ラムデコーダにより、選択するラッチノードＮＡ、ＮＢ
を順次変更して繰返される。こうしてすべてのビット線
対に接続するラッチ回路６にテストデータが蓄積される
。

次に信号ＴＲをｔ＋　Ｈｎ　レベルに立ち上げることに
より、トランスファゲートを形成するＮチャネルトラン
ジスタ７をオン状態にするとともに、全ワード線の中で
図示されないローレコーダとワードドライバにより選択
された任意のワード線か“Ｈ”レベルに立ち上げられる
。その結果選択された任意のワード線に接続するすべて
のメモリセルＭＣに対してラッチ回路６に蓄積された情
報が一斉に書込まれる。

ラッチ回路６よりメモリセルＭＣに情報を書込む過程は
、図示されないローレコーダとワードトライバにより、
選択するワード線を順に変更して繰返される。こうして
すべてのビット線対に接続するメモリセルＭＣにテスト
データが書込まれる。

次にメモリセルＭＣに蓄積されたテストデータの読出と
期待値との比較について説明する。

図示されないローレコーダとワードドライバにより選択
された任意のワード線を“Ｈ”　レベルに立ち上げるこ
とにより、選択された任意のワード線に接続するすべて
のメモリセルに対してラッチ回路６に蓄積された情報が
一斉に書込まれる。

ラッチ回路６よりメモリセルＭＣに情報を書込む過程は
、図示されないローレコーダとワードドライバにより、
選択するワード線を順次変更して繰返される。こうして
すべてのビット線対に接続するメモリセルＭＣにテスト
データが書込まれる。

次にメモリセルＭＣに蓄積されたテストデータの読出と
期待値との比較について説明する。

図示されないローレコー？とワードドライバにより選択
された任意のワード線が“Ｈ”レベルに立ち上げられる
ことにより、選択された任意のワード線を接続するすべ
てのメモリセルＭＣよりメモリセルＭＣに接続するビッ
ト線対にメモリセルＭＣに蓄積されたテストデータが読
出される。この情報は、センスアンプ９により増幅され
る。

次に信号ＴＲは、“Ｌ″レベルままで信号ＬＴＥを“Ｈ
”レベルに立ち上げるとトランスファゲートを形成する
Ｎチャネルトランジスタ１０かオン状態になる。したか
ってメモリセルＭＣより読出された情報は、それぞれの
ヒツト線対に設けられた比較回路１１に伝達される。比
較回路１１には、ラッチ回路６に蓄積された情報かノー
ドＮＡ１ノードＮＢを介して伝達されている。

比較回路１１においてメモリセルＭＣより読出された情
報とラッチ回路６に蓄積された情報とが比較され、比較
結果か信号ＬＴＳとして検出される。

コラムデコーダにより出力されるコラムデコード信号Ｙ
ｉがトランスファゲートを形成するＮチャネルトランジ
スタ８をオン状態にする。外部より入力されたテストデ
ータが、Ｉ１０線４とＩ１０線５をとおして選択された
ラッチノードＮＡ。

ＮＢに伝達される。そしてＮチャネルトランジスタ１２
．１３とＰチャネルトランジスタ１４．１５により構成
されるラッチ回路６に蓄積される。

また、テスト時には、信号ＴＲは“Ｌ”のレベルのまま
で信号ＬＴＥが“Ｈ”レベルに立ち上げられる。すると
トランスファゲートを形成するＮチャネルトランジスタ
１０かオン状態になるため、メモリセルＭＣより読出さ
れた情報は、それぞれのビット線対に設けられた比較回
路１１に伝達される。たとえばノードＮＧか“Ｈ”レベ
ル、ノードＮＨか“Ｌ”レベルであれば、Ｎチャネルト
ランジスタ３３はオン状態、Ｎチャネルトランジスタ３
４はオフ状態となっている。また、ノートＮＣの電位は
、信号ＬＴＲを入力し、Ｎチャネルトランジスタ３５を
オン状態にすることにより予め“Ｌ”レベルに設定され
、エラー検畠ラインＬＴＳは予め“Ｈ”レベルに設定さ
れている。

メモリセルＭＣより正しいデータか読出された場合、ノ
ードＮＥは“Ｈ″レベルノードＮＦは“Ｌ”　レベルと
なっている。トランスファゲート１０をとおして伝達さ
れた情報により、ノードＮＣはＬ”レベルのままでＮチ
ャネルトランジスタ３６はオフ状態であり、エラー検出
ラインＬＴＳのノードＮＤは“Ｈ”　レベルのままであ
る。

メモリセルＭＣにより誤ったデータか読出された場合、
ノードＮＥは“Ｌ”レベル、ノードＮＦは“Ｈ”レベル
となっている。トランスファゲート１０をとおして伝達
された情報により、ノードＮＣは“Ｈ”レベルになり、
Ｎチャネルトランジスタ３６はオン状態となるため、エ
ラー検出ラインＬＴＳのノードＮＤは“Ｌ”レベルまで
降下する。これにより、メモリセルＭＣのエラーを検出
することができる。

第７図においてはビット線対１組について説明したが、
上記比較動作はすべてのビット線対で一括して行なわれ
るため、１個でもメモリセルから誤ったデータを読出さ
れた場合、エラー検出ラインＬＴＳのノードＮＤはＬ”
レベルまで降下する。

たとえば、半導体記憶装置のメモリセル試験に用いられ
る第８図に示すようなチエッカ−ボードパターンがメモ
リセルアレイに書込まれる場合について説明する。まず
、外部より第６図に示すラッチ回路６の列に対して１．
０．１．０、・・・のデータが書込まれる。ラッチ回路
６の列に対して書込が終了した後、アドレスが奇数であ
るワード線は順次アドレスをインクリメントしながら活
性化し、活性化したワード線に接続するメモリセルＭＣ
に対して一斉にラッチ回路６のデータを書込む。

次に外部より第６図に示すラッチ回路６の列に対して０
．１．０．１、・・・のデータを書込む。ラッチ回路６
の列に対して書込が終了した後アドレスか偶数であるワ
ード線を順次アドレスをインクリメントしながら活性化
し、活性化したワード線に接続するメモリセルＭＣに対
して一斉にラッチ回路６のデータを書込む。

上記のような動作を行なうことにより、メモリセルアレ
イに対して第８図に示すようなチエッカ−ボードパター
ンを書込むことができる。

［発明が解決しようとする課題］ 従来の半導体記憶装置は以上のように構成されていたの
で、たとえば第８図に示すようなチエッカ−ホードパタ
ーンをメモリセルに書込む場合は、ワード線のアドレス
が偶数の列と奇数の列でラッチ回路のデータを書き替え
る必要かあった。

この発明は上記のような問題点を解消するために成され
たもので、チエッカ−ボードパターンのようにあるデー
タとそのデータと一定の関係を有するデータを容易に書
込むことができる半導体記憶装置を提供することを目的
とする。

［課題を解決するための手段］ この発明にかかる半導体記憶装置は、複数のビット線対
と、複数のビット線対と交わる複数のワード線との交点
に設けられた複数のメモリセルからなるメモリセルのア
レイと、各ビット線対に接続されたデータをラッチする
ためのデータラッチ手段と、データラッチ手段にデータ
を書込むためのデータ書込手段と、ラッチ手段に書込ま
れたデータをラッチ手段に対応するビット線対と、複数
のワード線のうちの選択されたワード線との交点にある
メモリセルに書込むためのデータ書込み手段と、データ
ラッチ手段にラッチされたデータをワード線の方向にシ
フトするラッチデータシフト手段とを含む。

［作用コ この発明における半導体記憶装置においては、外部から
データ書込手段によって書込まれたデータが、データラ
ッチ手段を通して所望のワード線に接続されたメモリセ
ルに書込まれる。次にラッチデータシフト手段によって
書込まれたデータがワードライン方向にシフトされ、そ
のシフトされたデータが先のワード線と異なる別のワー
ド線に接続されたメモリセルに書込まれる。したかって
、もとのデータとそれをシフトしたデータが別々に書込
まれることなくメモリセルアレイに書込まれる。

［実施例］ 以下、この発明の実施例について説明する。

第１図はこの発明の詳細な説明するための機能ブロック
図である。第１図を参照してこの発明にかかる半導体記
憶装置においては、外部から与えられたデータをラッチ
するラッチ回路６がワード線の方向に相互に接続され、
それらがデータラッチ回路の列２４を形成する。そして
そのデータラッチ回路の列２４を構成する各々のラッチ
回路間で双方向にデータのシフトか可能である。

第２図は第１図に示したデータラッチ回路の応用例を示
す図であり、従来の技術で述べた第５図に対応する。第
３図は第２図の詳細を示す回路図である。以下、第３図
を参照してこの発明か適用された半導体記憶装置につい
て説明する。

データ入出力線Ｉ１０線およびＩ１０線を通じて任意の
コラムアドレスを立ち上げ、トランスファゲート８をＯ
Ｎすることにより任意のビット線に接続するラッチ回路
にデータが伝達される。立ち上げるコラムアドレスを変
化させることにより、すべてのビット線に接続するラッ
チ回路６にデータの書込が完了する。この後ラッチ回路
６からメモリセルアレイへのデータの書込は、従来例と
同様である。

この発明におけるラッチ回路６は、信号φ１、φ２を適
当なタイミングで入力することにより、コラムアドレス
Ｙｉに対応するラッチ回路６のそれぞれのノードＮＡＳ
ＮＢのデータがコラムアドレスの大きい側にシフトされ
る。また、信号φ３、φ４を適当なタイミングで入力す
ることにより、コラムアドレスの小さい側にラッチ回路
のデータがシフトされる。

次にこの内容の詳細について説明する。第４図はデータ
がシフトされる場合の信号φ１、φ２、φ３およびφ４
のタイミングチャートである。コラムアドレスＹｉから
Ｙｉ＋ｌにデータがシフトされるとき第４図の（１）に
示すクロックが用いられる。第４図（１）に示すように
、この場合信号φ３、φ４は“Ｌ”に固定されている。

第４図（１）を参照して、転送ステップの数だけ信号φ
２およびφ１のパルスが入力される。この図においては
、まず最初の信号φ２およびφ１の立ち上がりによって
コラムアドレスＹｉのデータがＹ１＋１に転送され、次
の立ち上がりでコラムアドレスＹｉ＋ｌからＹｉ−ｔ−
ｊにデータが転送される。

第４図（２）はデータの転送をコラムアドレスＹｉ＋２
からコラムアドレスＹｉ＋１の方向へデータを転送する
場合のクロック波形を示す図である。この場合において
は信号φ１およびφ２は“Ｌ”に固定されている。この
場合も転送ステップＳの数だけ信号φ３およびφ４のパ
ルス人力され、最初の信号の立ち上がりでコラムアドレ
スＹｌ＋２からｙｉ＋１へデータか転送され、次の信号
の立ち上かりてさらにコラムアドレスＹｉヘデータが転
送される。

このとき、第８図に示したチエッカ−ボードパターンを
メモリセルアレイに書込む場合、従来例においては、ワ
ード線アドレスの奇数列と偶数列とでデータが異なるた
め、奇数列に書込が終わった後偶数列に書込を開始する
前にラッチ回路のデータを書き替える必要があった。し
かし、第３図に示す回路図においては、ワード線アドレ
スをインクリメントさせるにつれ、信号φ１、φ２また
は信号φ３、φ４を入力し、ラッチ回路６のデータをシ
フトさせ、そのデータを用いてメモリセルアレイへの書
込を行なうことができる。この動作をくわしく説明する
。外部よりラッチ回路６の列に書込まれた１、Ｏｌｌ、
０、・・・のデータは、信号ＴＲを活性化させ、ワード
線のアドレスの最下位に相当するワード線を立ち上げる
ことにより、ワード線に接続するメモリセルＭＣに対し
て一斉に１．０．１．０、・・・のデータか書込まれる
。次に信号ＴＲを非活性とした状態て信号φ２およびφ
１のクロックを交互に１度ずつ入力することによりラッ
チ回路６のデータはビット線アドレスの１だけ大きい側
にシフトされる。その後信号ＴＲを活性化させ、ワード
線のアドレスの最下位より１大きいアドレスに相当する
ワード線を立ち上げることにより、ワード線に接続する
メモリセルＭＣに対して一斉に０．１．０．１、・・・
のデータが書込まれる。次に信号ＴＲを非活性とした状
態で信号φ４および信号φ３のクロックを交互に１つず
つ入力することにより、ラッチ回路６のデータはビット
線アドレスの１だけ小さい側にシフトされる。後は、上
記説明の繰返しにより第８図に示すチエッカ−ボードパ
ターンを書込むことができる。

より詳しくいうと次のようになる。たとえば、コラムア
ドレスＹｉのデータをＹ１＋１に転送する場合、信号φ
２のクロックを入力した時点でＹｉのデータはＹｉのラ
ッチからＹｉとＹｉ＋ｌの間にあるラッチに転送される
。Ｙｉのラッチデータが“Ｈ”の場合、ＹｉとＹｉの間
にあるラッチデータはインバータによる反転のため、“
Ｌ”となる。次に信号φ１のクロックを入力した時点で
ＹｉとＹ１＋１の間にあるラッチデータはＹｉのラッチ
に転送されるが、これもまたインバータによる反転によ
り、再び“Ｌ″となる。このようにしてコラムアドレス
Ｙｉのラッチデータは同しデータでＹｉ＋ｌのラッチに
転送される。

したがって、外部よりＹｉのラッチ回路６に“Ｈ”、Ｙ
ｉ＋ｌのラッチ回路に“Ｌ”、Ｙｉ＋２のラッチ回路に
“Ｈ”・・・と書込んだ場合、まず偶数番目のワード線
に接続するメモリセルに対して上記データが書込まれる
。次に信号φ２、φ１のクロックを入力すれば、Ｙｉの
ラッチ回路にはＹｉ−１のラッチの“Ｌ″が、Ｙ　ｉ　
＋ｌのラッチは“Ｈ”、Ｙｌ＋２のラッチは“Ｌ″・・
・となり、このデータを奇数番目のワード線に接続する
メモリセルに書込むことにより、チエッカ−ボードパタ
ーンが完成する。

以上の説明においては、メモリセルへのデータの書込に
ついて説明したか、ワード線に接続するメモリセル毎の
一括並列テスト実行時においてもラッチ回路に蓄積され
たデータを書き替えることなく、テストを実行すること
ができる。

また上記説明においては、第８図に示すチエ・ｙカーボ
ードパターンについて説明したか、その他のパターンに
対しても適応できる。また、上記実施例はラッチ回路の
列が双方向シフトレジストであったが、片方向のみでも
よい。

［発明の効果］ 以上のようにこの発明に係る半導体記憶装置によれば、
外部からデータ書込手段によって書込まれたデータがデ
ータラッチ手段を通して所望のワード線に接続されたメ
モリセルに書込まれる。次にラッチシフト手段によって
データがワードライン方向にシフトされ、そのシフトさ
れたデータが先のワード線と異なる別のワード線に接続
されたメモリセルに書込まれる。したがって、もとのデ
ータとそれをシフトしたデータが別々に書込まれること
なくメモリセルアレイに書込まれる。その結果、もとの
データと一定の関係を有するデータを容易に書込むこと
のできる半導体記憶装置が提供できる。

【図面の簡単な説明】

第１図はこの発明に係る半導体記憶装置の要部を示す機
能ブロック図であり、第２図はこの発明に係る半導体記
憶装置に用いた一実施例を示す機能ブロック図であり、
第３図は第２図に示す機能ブロック図の要部を示す回路
図であり、第４図はデータをシフトするためのクロック
信号のタイミングチャートであり、第５図は従来の半導
体記憶装置の機能ブロック図であり、第６図は第５図の
詳細を示す配線図であり、第７図は第６図の詳細を示す
回路図であり、第８図はチエッカ−ボードパターンを示
した図である。 ＭＣはメモリセル、ＢＬビット線、ＷＬはワード線、Ｓ
Ａはセンスアンプ、４はＩ１０線、５はＩ／’Ｏ線、６
はラッチ回路、１１は比較回路である。 なお図中、同一符号は同一、または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 複数のビット線対と、前記複数のビット線対と交わる複
   数のワード線との交点に設けられた複数のメモリセルか
   らなるメモリセルのアレイと、前記各ビット線対に接続
   され、データをラッチするためのデータラッチ手段と、 前記データラッチ手段にデータを書込むためのデータ書
   込手段と、 前記データラッチ手段に書込まれた前記データを、前記
   データラッチ手段に対応する前記ビット線対と前記複数
   のワード線のうちの選択されたワード線との交点にある
   前記メモリセルに書込むためのラッチデータ書込手段と
   、一 前記データラッチ手段にラッチされた前記データを前記
   ワード線の方向にシフトするラッチデータシフト手段と
   を含む、半導体記憶装置。