JPH04206569A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04206569A JPH04206569A JP2329690A JP32969090A JPH04206569A JP H04206569 A JPH04206569 A JP H04206569A JP 2329690 A JP2329690 A JP 2329690A JP 32969090 A JP32969090 A JP 32969090A JP H04206569 A JPH04206569 A JP H04206569A
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- forming
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- barrier metal
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路用のダイナミック・うンダムア
クセスメモリの製造方法に関し、特にビット線を形成し
た後に容量部を形成する構造のメモリセルの容量部の製
造方法に関する。
クセスメモリの製造方法に関し、特にビット線を形成し
た後に容量部を形成する構造のメモリセルの容量部の製
造方法に関する。
［従来の技術］
従来、この種のメモリセルはＭＯＳ型のトランジスタ１
個とポリシリコンを電極とするシリコン酸化膜およびシ
リコン窒化膜の積層構造からなる容量で構成され、ビッ
ト線を形成した後に容量部を形成する技術としては、例
えば１９８８年インターナショナル・エレクトロンデバ
イセズ・ミーティング・ダイジェスト・オブ・テクニカ
ルペーパーズ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ ＭｅｅｔｉｎｇＤｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 １９
８８）のページ５９２〜５９５に記載されているように
、下部電極となるポリシリコンを形成後、二酸化シリコ
ン、シリコン窒化膜をそれぞれ熱酸化法およびＣＶＤ法
で形成した後に、上部電極となるポリシリコンを堆積し
て容量部を形成する技術がある。
個とポリシリコンを電極とするシリコン酸化膜およびシ
リコン窒化膜の積層構造からなる容量で構成され、ビッ
ト線を形成した後に容量部を形成する技術としては、例
えば１９８８年インターナショナル・エレクトロンデバ
イセズ・ミーティング・ダイジェスト・オブ・テクニカ
ルペーパーズ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ ＭｅｅｔｉｎｇＤｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 １９
８８）のページ５９２〜５９５に記載されているように
、下部電極となるポリシリコンを形成後、二酸化シリコ
ン、シリコン窒化膜をそれぞれ熱酸化法およびＣＶＤ法
で形成した後に、上部電極となるポリシリコンを堆積し
て容量部を形成する技術がある。
［発明か解決しようとする課題］
上述した従来のメモリセルでは、近年の集積回路のより
一層の集積化に対応するためには、容半部分の面積減少
分を誘電体膜の薄膜化および立体化によって面積を実効
的に増大させることによって補う必要かある。従来の容
量を形成する誘電体膜はシリコン酸化膜およびシリコン
窒化膜であるので誘電率は高々７程度であり、要求され
る容量を実現するにはシリコン酸化膜換算膜厚て１０ｎ
ｍ以下という極めて簿い膜厚か求められるか、許容され
るり〜り電流以下の電流−電圧特性を有する誘電体薄膜
層を実現するのは非常に困難であるといった欠点がある
。また、立体化によって電極面積を実効的に増加させる
方法では、下部電極端でシリコン酸化膜が薄くなること
や電界が集中することからリーク電流が増加するという
欠点がある。
一層の集積化に対応するためには、容半部分の面積減少
分を誘電体膜の薄膜化および立体化によって面積を実効
的に増大させることによって補う必要かある。従来の容
量を形成する誘電体膜はシリコン酸化膜およびシリコン
窒化膜であるので誘電率は高々７程度であり、要求され
る容量を実現するにはシリコン酸化膜換算膜厚て１０ｎ
ｍ以下という極めて簿い膜厚か求められるか、許容され
るり〜り電流以下の電流−電圧特性を有する誘電体薄膜
層を実現するのは非常に困難であるといった欠点がある
。また、立体化によって電極面積を実効的に増加させる
方法では、下部電極端でシリコン酸化膜が薄くなること
や電界が集中することからリーク電流が増加するという
欠点がある。
”さらに立体化によって段差か厳しくなり、容量部より
後に形成される配線を断線なく形成することが益々困難
となり歩留まりの低下を招くといった欠点かあった。
後に形成される配線を断線なく形成することが益々困難
となり歩留まりの低下を招くといった欠点かあった。
本発明の目的はこのような従来の欠点を解決した半導体
装置の製造方法を提供することにある。
装置の製造方法を提供することにある。
［課題を解決するための手段１
本発明は、ＭＯ３型トランジスタ１個と容量か１個で構
成される半導体集積回路用のダイナミックメモリセルの
製造方法において、ビット線を形成した後にポリシリコ
ン、一種以上のバリアメタル、誘電体、上部電極を順に
堆積して容量部を形成する際に、バリアメタルまでを下
部電極として所定形状に形成後、該バリアメタル上面の
みが露出するように眉間絶縁膜をほぼ全面に形成した後
に高誘電率の誘電体、上部電極を順に堆積して容量部を
形成するか、あるいはバリアメタルまでを下部電極とし
て所定形状に形成後、該上部電極の側面にのみ層間絶縁
膜を形成した後に高誘電率の誘電体、下部電極を順に堆
積して容量部を形成するか、あるいはバリアメタルまで
を下部電極として所定形状に形成後、高誘電率の誘電体
を全面に厚く堆積し、エッチバックにより下部電極上で
所定の厚さとなるように加工した後に上部電極を堆積し
て容量部を形成することを特徴とする半導体装置の製造
方法である。
成される半導体集積回路用のダイナミックメモリセルの
製造方法において、ビット線を形成した後にポリシリコ
ン、一種以上のバリアメタル、誘電体、上部電極を順に
堆積して容量部を形成する際に、バリアメタルまでを下
部電極として所定形状に形成後、該バリアメタル上面の
みが露出するように眉間絶縁膜をほぼ全面に形成した後
に高誘電率の誘電体、上部電極を順に堆積して容量部を
形成するか、あるいはバリアメタルまでを下部電極とし
て所定形状に形成後、該上部電極の側面にのみ層間絶縁
膜を形成した後に高誘電率の誘電体、下部電極を順に堆
積して容量部を形成するか、あるいはバリアメタルまで
を下部電極として所定形状に形成後、高誘電率の誘電体
を全面に厚く堆積し、エッチバックにより下部電極上で
所定の厚さとなるように加工した後に上部電極を堆積し
て容量部を形成することを特徴とする半導体装置の製造
方法である。
上述した従来のシリコン酸化膜およびシリコン窒化膜の
積層構造からなる誘電体を下部電極および上部電極で挟
んだ構造の製造方法においては、電極面積を実効的に増
大させる目的から下部電極の上面および側面を使用して
容量を形成している。
積層構造からなる誘電体を下部電極および上部電極で挟
んだ構造の製造方法においては、電極面積を実効的に増
大させる目的から下部電極の上面および側面を使用して
容量を形成している。
これに対し、本発明の請求項（１）および（２）の製造
方法では、下部電極の上面のみを利用する構造とするた
めに下部電極の側面を層間絶縁膜で被った後に高誘電率
の誘電体および上部電極を形成することで、また請求項
（３）の製造方法では誘電体を一旦厚く堆積した後、エ
ッチバックして誘電体層を形成することで、下部電極端
での誘電体の膜厚を薄くすることなく、また平坦化を実
現できるという相違点がある。
方法では、下部電極の上面のみを利用する構造とするた
めに下部電極の側面を層間絶縁膜で被った後に高誘電率
の誘電体および上部電極を形成することで、また請求項
（３）の製造方法では誘電体を一旦厚く堆積した後、エ
ッチバックして誘電体層を形成することで、下部電極端
での誘電体の膜厚を薄くすることなく、また平坦化を実
現できるという相違点がある。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
実施例１
第１図はビット線を形成した後にポリシリコン、一種以
上のバリアメタル、誘電体、上部電極を順に堆積して容
量部を形成する際に、バリアメタルまでを下部電極とし
て形成後、下部電極上面か露出するように層間絶縁膜を
形成した後に、高誘電率の誘電体、上部電極を順に堆積
して容量部を形成する第１の実施例の工程断面図である
。１はワード線でありポリシリコンで作られたトランジ
スタのゲート部分に相当する。２はビット線、３はトラ
ンジスタのソースおよびドレインに対応した拡散層、４
はシリコン基板、５は層間絶縁膜、６は容量部の下部電
極となるポリシリコン、７はバリアメタル、８は層間絶
縁膜、９はフォトレジスト、１０はチタン酸ストロンチ
ウム、１１は上部電極である。
上のバリアメタル、誘電体、上部電極を順に堆積して容
量部を形成する際に、バリアメタルまでを下部電極とし
て形成後、下部電極上面か露出するように層間絶縁膜を
形成した後に、高誘電率の誘電体、上部電極を順に堆積
して容量部を形成する第１の実施例の工程断面図である
。１はワード線でありポリシリコンで作られたトランジ
スタのゲート部分に相当する。２はビット線、３はトラ
ンジスタのソースおよびドレインに対応した拡散層、４
はシリコン基板、５は層間絶縁膜、６は容量部の下部電
極となるポリシリコン、７はバリアメタル、８は層間絶
縁膜、９はフォトレジスト、１０はチタン酸ストロンチ
ウム、１１は上部電極である。
第１図（ａ）はメモリセルのトランジスタ部を作製した
後の断面図を示す。次に、同図（ｂ）に示すように、容
量部の下部電極を形成するために、公知のフォトリソグ
ラフィーおよびプラズマエツチングにより層間ｖＡ縁膜
にコンタクトを形成後、ＬＰＣＶＤ法によりポリシリコ
ンロを形成し、リンを拡散して１３〜１００Ω７１０と
低抵抗化した後、タンタルおよび白金を順にそれぞれ１
０〜１００ｎｓ堆積してバリアメタル７を形成する。次
いで、同図（Ｃ）に示すように、バリアメタル７および
ポリシリコンロをフォトリソグラフィーおよびプラズマ
エツチングにより加工し、層間絶縁膜８を堆積した後、
フォトレジスト９を塗布する。その後、同図（ｄ）に示
すように、フォトレジスト９と層間絶縁膜８のエツチン
グレートが同一となるＣＦ４ガスを主体としたプラズマ
エツチングによりバリアメタル表面か露出するまでエツ
チングを行った後、同図（ｅ）に示すように、高誘電率
の誘電体としてチタン酸ストロンチウム膜１０を高周波
スパッタ法により５０〜２０Ｑｎｍ堆積し、次いで上部
電極“ １１としてポリシリコンをＬＰＣＶＤ法により
作製する。
後の断面図を示す。次に、同図（ｂ）に示すように、容
量部の下部電極を形成するために、公知のフォトリソグ
ラフィーおよびプラズマエツチングにより層間ｖＡ縁膜
にコンタクトを形成後、ＬＰＣＶＤ法によりポリシリコ
ンロを形成し、リンを拡散して１３〜１００Ω７１０と
低抵抗化した後、タンタルおよび白金を順にそれぞれ１
０〜１００ｎｓ堆積してバリアメタル７を形成する。次
いで、同図（Ｃ）に示すように、バリアメタル７および
ポリシリコンロをフォトリソグラフィーおよびプラズマ
エツチングにより加工し、層間絶縁膜８を堆積した後、
フォトレジスト９を塗布する。その後、同図（ｄ）に示
すように、フォトレジスト９と層間絶縁膜８のエツチン
グレートが同一となるＣＦ４ガスを主体としたプラズマ
エツチングによりバリアメタル表面か露出するまでエツ
チングを行った後、同図（ｅ）に示すように、高誘電率
の誘電体としてチタン酸ストロンチウム膜１０を高周波
スパッタ法により５０〜２０Ｑｎｍ堆積し、次いで上部
電極“ １１としてポリシリコンをＬＰＣＶＤ法により
作製する。
実施例２
第２図は、ビット線を形成した後にポリシリコン、一種
以上のバリアメタル、誘電体、上部電極を順に堆積して
容量部を形成する際に、バリアメタルまでを下部電極と
して形成後、該電極の側面にのみ層間絶縁膜を形成した
後に高誘電率の誘電体、上部電極を順に堆積して容量部
を形成する第２の実施例の工程断面図である。１０１は
ワード線、１０２はビット線、１０３はトランジスタの
ソースおよびトレインに対応した拡散層、１０４はシリ
コン基板、１０５は層間絶縁膜、１０６は容量部の下部
電極となるポリシリコン、１０７はバリアメタル、１０
８は層間絶縁膜、１０９はチタン酸ストロンチウム、１
１０は上部電極である。
以上のバリアメタル、誘電体、上部電極を順に堆積して
容量部を形成する際に、バリアメタルまでを下部電極と
して形成後、該電極の側面にのみ層間絶縁膜を形成した
後に高誘電率の誘電体、上部電極を順に堆積して容量部
を形成する第２の実施例の工程断面図である。１０１は
ワード線、１０２はビット線、１０３はトランジスタの
ソースおよびトレインに対応した拡散層、１０４はシリ
コン基板、１０５は層間絶縁膜、１０６は容量部の下部
電極となるポリシリコン、１０７はバリアメタル、１０
８は層間絶縁膜、１０９はチタン酸ストロンチウム、１
１０は上部電極である。
第２図（Ｃ）の層間絶縁膜の堆積までは実施例１と同一
である。同図（ｄ）は層間絶縁膜１０８の堆積後、全面
をＣＦ４ガスを主成分とするプラズマエツチングにより
エツチングを行い、下部電極およびバリアメタル側面に
のみ層間絶縁膜を残す。次に、同図（ｅ）に示すように
、高誘電率の誘電体としてチタン酸ストロンチウムＩｇ
１１０９を高周波スパッタ法により５０〜２００ｎｍ堆
積した後、上部電極１１０としてポリシリコンをＬＰＣ
ＶＤ法により作製して容量部を形成する。
である。同図（ｄ）は層間絶縁膜１０８の堆積後、全面
をＣＦ４ガスを主成分とするプラズマエツチングにより
エツチングを行い、下部電極およびバリアメタル側面に
のみ層間絶縁膜を残す。次に、同図（ｅ）に示すように
、高誘電率の誘電体としてチタン酸ストロンチウムＩｇ
１１０９を高周波スパッタ法により５０〜２００ｎｍ堆
積した後、上部電極１１０としてポリシリコンをＬＰＣ
ＶＤ法により作製して容量部を形成する。
第２の実施例では、第１の実施例に比べ、層間絶縁膜の
エッチバックにおいて、フォトレジスト等の塗布膜を塗
布する必要がない利点がある。
エッチバックにおいて、フォトレジスト等の塗布膜を塗
布する必要がない利点がある。
実施例３
第３図は、ビット線を形成した後にポリシリコン、一種
以上のバリアメタル、誘電体、上部電極を順に堆積して
容量部を形成する際に、バリアメタルまでを下部電極と
して形成後、高誘電率の誘電体を一旦厚く堆積し、ウェ
ットエツチングにより下部電極上で一定の厚さとなるよ
うにエッチバックを行った後に上部電極を堆積して容量
部を形成する第３の実施例の工程断面図である。２０１
はワード線、２０２はビット線、２０３はトランジスタ
のソースおよびドレインに対応した拡散層、２０４はシ
リコン基板、２０５は層間絶縁膜、２０６は容量部の下
部電極となるポリシリコン、２０７はバリアメタル、２
０８はチタン酸ストロンチウム、２０９は上部電極であ
る。
以上のバリアメタル、誘電体、上部電極を順に堆積して
容量部を形成する際に、バリアメタルまでを下部電極と
して形成後、高誘電率の誘電体を一旦厚く堆積し、ウェ
ットエツチングにより下部電極上で一定の厚さとなるよ
うにエッチバックを行った後に上部電極を堆積して容量
部を形成する第３の実施例の工程断面図である。２０１
はワード線、２０２はビット線、２０３はトランジスタ
のソースおよびドレインに対応した拡散層、２０４はシ
リコン基板、２０５は層間絶縁膜、２０６は容量部の下
部電極となるポリシリコン、２０７はバリアメタル、２
０８はチタン酸ストロンチウム、２０９は上部電極であ
る。
第３図（Ｃ）に示すバリアメタルおよび下部電極の形成
までは第１および第２の実施例と同一である。同図（Ｃ
）ではバリアメタルおよび下部電極を形成後、層間絶縁
膜の高誘電率の誘電体としてチタン酸ストロンチウム膜
２０８を高周波スパッタ法により厚く堆積した後の断面
図を示している。同図（ｄ）は（Ｃ）図よりウェットエ
ツチングによりまたはプラズマエツチングによりバリア
メタル上で５０〜２００ｎｍとなるように全面をエツチ
ングした後の断面図を示す。同図（ｅ）ではさらに上部
電極２０９としてポリシリコンをＬＰＣＶＤ法により作
製して容量部を形成した後の断面図を示している。
までは第１および第２の実施例と同一である。同図（Ｃ
）ではバリアメタルおよび下部電極を形成後、層間絶縁
膜の高誘電率の誘電体としてチタン酸ストロンチウム膜
２０８を高周波スパッタ法により厚く堆積した後の断面
図を示している。同図（ｄ）は（Ｃ）図よりウェットエ
ツチングによりまたはプラズマエツチングによりバリア
メタル上で５０〜２００ｎｍとなるように全面をエツチ
ングした後の断面図を示す。同図（ｅ）ではさらに上部
電極２０９としてポリシリコンをＬＰＣＶＤ法により作
製して容量部を形成した後の断面図を示している。
第３の実施例では、第１および第２の実施例に比べ、誘
電体の堆積前に層間絶縁膜の堆積および加工が必要ない
という利点かある。
電体の堆積前に層間絶縁膜の堆積および加工が必要ない
という利点かある。
［発明の効果］
以上説明けたように、本発明では下部電極端での誘電体
の膜厚を薄くすることなく、また平坦化を実現できリー
ク電流が少なく高容量密度の容量部を実現できる効果か
ある。
の膜厚を薄くすることなく、また平坦化を実現できリー
ク電流が少なく高容量密度の容量部を実現できる効果か
ある。
第１図、第２図および第３図はそれぞれ本発明の実施例
の工程断面図でおる。 １、１０１ 、２０１・・・ワード線 ２、１０２ 、２０２・・・ヒツト線 ３、１０３ 、２０３・・・拡散層 ４、１０４ 、２０４・・・シリコン基板５、８．１０
５ 、１０８ 、２０５・・・層間絶縁膜６．１０６．
２０６・・・ポリシリコン７ 、１０７、−２０７・・
・バリアメタル９・・・フォトレジスト １０、１０９ 、２０８・・・チタン酸ストロンチウム
１１、１１０ 、２０９・・・上部電極′ 特許出願人
日本電気株式会社
の工程断面図でおる。 １、１０１ 、２０１・・・ワード線 ２、１０２ 、２０２・・・ヒツト線 ３、１０３ 、２０３・・・拡散層 ４、１０４ 、２０４・・・シリコン基板５、８．１０
５ 、１０８ 、２０５・・・層間絶縁膜６．１０６．
２０６・・・ポリシリコン７ 、１０７、−２０７・・
・バリアメタル９・・・フォトレジスト １０、１０９ 、２０８・・・チタン酸ストロンチウム
１１、１１０ 、２０９・・・上部電極′ 特許出願人
日本電気株式会社
Claims (3)
- （１）ＭＯＳ型トランジスタ１個と容量が１個で構成さ
れる半導体集積回路用のダイナミックメモリセルの製造
方法において、ビット線を形成した後にポリシリコン、
一種以上のバリアメタル、誘電体、上部電極を順に堆積
して容量部を形成する際に、バリアメタルまでを下部電
極として所定形状に形成後、該バリアメタル上面のみが
露出するように層間絶縁膜をほぼ全面に形成した後に高
誘電率の誘電体、上部電極を順に堆積して容量部を形成
することを特徴とする半導体装置の製造方法。 - （２）ＭＯＳ型トランジスタ１個と容量が１個で構成さ
れる半導体集積回路用のダイナミックメモリセルの製造
方法において、ビット線を形成した後にポリシリコン、
一種以上のバリアメタル、誘電体、上部電極を順に堆積
して容量部を形成する際に、バリアメタルまでを下部電
極として所定形状に形成後、該上部電極の側面にのみ層
間絶縁膜を形成した後に高誘電率の誘電体、上部電極を
順に堆積して容量部を形成することを特徴とする半導体
装置の製造方法。 - （３）ＭＯＳ型トランジスタ１個と容量が１個で構成さ
れる半導体集積回路用のダイナミックメモリセルの製造
方法において、ビット線を形成した後にポリシリコン、
一種以上のバリアメタル、誘電体、上部電極を順に堆積
して容量部を形成する際に、バリアメタルまでを下部電
極として所定形状に形成後、高誘電率の誘電体を全面に
厚く堆積し、エッチバックにより下部電極上で所定の厚
さとなるように加工した後に上部電極を堆積して容量部
を形成することを特徴とする半導体装置の製造方法。
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