JPH04206776A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH04206776A JPH04206776A JP33675190A JP33675190A JPH04206776A JP H04206776 A JPH04206776 A JP H04206776A JP 33675190 A JP33675190 A JP 33675190A JP 33675190 A JP33675190 A JP 33675190A JP H04206776 A JPH04206776 A JP H04206776A
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- JP
- Japan
- Prior art keywords
- source
- drain
- polysilicon layer
- region
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は薄膜トランジスタに関する。
［従来の技術］
薄膜トランジスタには、通常のＭ、Ｏ３構造の素子と比
較して、耐圧の向上等を図って高信頼性化した素子とし
て、Ｌ Ｄ Ｄ （ＬｉｇＭｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造と呼ばれているものがある。
較して、耐圧の向上等を図って高信頼性化した素子とし
て、Ｌ Ｄ Ｄ （ＬｉｇＭｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造と呼ばれているものがある。
第６図は従来のこのような薄膜トランジスタの一例を示
したものである。
したものである。
この薄膜トランジスタを製造する場合には、まず、セラ
ミック等からなる基板１上にポリシリコン層（半導体層
）２をパターン形成し、このポリシリコン層２をゲート
絶縁膜３で覆い、ポリシリコン層２の中央部に対応する
部分のゲート絶縁膜３上にゲート電極４を形成し、この
状態で低濃度イオン注入によりゲート電極４の両側にお
けるポリシリコン層２に不純物濃度の低いｎマイナスま
たはｎマイナスのソース・ドレイン領域２ａを形成する
。
ミック等からなる基板１上にポリシリコン層（半導体層
）２をパターン形成し、このポリシリコン層２をゲート
絶縁膜３で覆い、ポリシリコン層２の中央部に対応する
部分のゲート絶縁膜３上にゲート電極４を形成し、この
状態で低濃度イオン注入によりゲート電極４の両側にお
けるポリシリコン層２に不純物濃度の低いｎマイナスま
たはｎマイナスのソース・ドレイン領域２ａを形成する
。
次に、ゲート電極４０両側におけるゲート絶縁膜３上に
酸化シリコンからなるスペーサ５を形成し、この状態で
高濃度イオン注入によりスペーサ５の両側におけるポリ
シリコン層２に不純物濃度の高いｎプラスまたはｐプラ
スのソース・ドレイン領域２ｂを形成する。
酸化シリコンからなるスペーサ５を形成し、この状態で
高濃度イオン注入によりスペーサ５の両側におけるポリ
シリコン層２に不純物濃度の高いｎプラスまたはｐプラ
スのソース・ドレイン領域２ｂを形成する。
かくして、スペーサ５の下方でポリシリコン層２のチャ
ンネル領域２ｃの両側に不純物濃度の低いｎマイナスま
たはｐマイナスのソース・ドレイン領域２ａが形成され
、これらのソース・ドレイン領域２ａの両側に不純物濃
度の高いｎプラスまたはｎプラスのソース・ドレイン領
域２ｂが形成される。不純物濃度の低いソース・ドレイ
ン領域２ａは高電界を緩和するための領域であり、これ
により通常のＭＯ３構造の素子に比較して、耐圧の向上
等を図って高信頼性化した素子が得られることになる。
ンネル領域２ｃの両側に不純物濃度の低いｎマイナスま
たはｐマイナスのソース・ドレイン領域２ａが形成され
、これらのソース・ドレイン領域２ａの両側に不純物濃
度の高いｎプラスまたはｎプラスのソース・ドレイン領
域２ｂが形成される。不純物濃度の低いソース・ドレイ
ン領域２ａは高電界を緩和するための領域であり、これ
により通常のＭＯ３構造の素子に比較して、耐圧の向上
等を図って高信頼性化した素子が得られることになる。
この後、図示していないが、活性化を行ってイオンを拡
散し、次いで層間絶縁膜を形成し、次いでコンタクトホ
ールを形成し、次いでソース・ドレイン電極を形成し、
かくしてＬＤＤ構造の薄膜トランジスタが製造される。
散し、次いで層間絶縁膜を形成し、次いでコンタクトホ
ールを形成し、次いでソース・ドレイン電極を形成し、
かくしてＬＤＤ構造の薄膜トランジスタが製造される。
［発明が解決しようとする諜Ｉ！］
しかしながら、従来のこのような薄膜トランジスタでは
、不純物濃度の低いソース・ドレイン領域２ａを形成す
るための低濃度イオン注入工程と不純物濃度の高いソー
ス・ドレイン領域２ｂを形成するための高濃度イオン注
入工程の２回のイオン注入工程を行うことになるので、
製造工程が複雑でコスト高になるという問題があった。
、不純物濃度の低いソース・ドレイン領域２ａを形成す
るための低濃度イオン注入工程と不純物濃度の高いソー
ス・ドレイン領域２ｂを形成するための高濃度イオン注
入工程の２回のイオン注入工程を行うことになるので、
製造工程が複雑でコスト高になるという問題があった。
この発明は上述の如き事情に鑑みてなされたもので、そ
の目的とするところは、製造工程が簡単でコストダウン
を図ることのできる薄膜トランジスタを提供することに
ある。
の目的とするところは、製造工程が簡単でコストダウン
を図ることのできる薄膜トランジスタを提供することに
ある。
［課題を解決するための手段］
この発明は上記課題を解決するために、半導体層のゲー
ト電極の縁部に対応する境界面より外側の領域をほぼ一
様なイオン濃度のソース・ドレイン領域とするとともに
、前記ソース・ドレイン領域の一面に金属層をその内側
端部が前記境界面から離間した位置に位置するように設
けたものである。
ト電極の縁部に対応する境界面より外側の領域をほぼ一
様なイオン濃度のソース・ドレイン領域とするとともに
、前記ソース・ドレイン領域の一面に金属層をその内側
端部が前記境界面から離間した位置に位置するように設
けたものである。
〔作用コ
この発明によれば、半導体層の境界面の外側にほぼ一様
なイオン濃度のソース・ドレイン領域のみを形成しても
、このソース・にレイン領域の一面に金属層が存在する
か否かによりシート抵抗に差異が生じるため、ソース・
ドレイン領域内の金属層の存在する領域に対して金属層
の存在しない領域を高電界を緩和するための高抵抗領域
とすることができる。従って、はぼ一様なイオン濃度の
ソース・ドレイン領域を形成するための１回のイオン注
入により、ＬＤＤ構造の薄膜トランジスタを製造するこ
とができ、製造工程が簡単でコストダウンを図ることが
できる。
なイオン濃度のソース・ドレイン領域のみを形成しても
、このソース・にレイン領域の一面に金属層が存在する
か否かによりシート抵抗に差異が生じるため、ソース・
ドレイン領域内の金属層の存在する領域に対して金属層
の存在しない領域を高電界を緩和するための高抵抗領域
とすることができる。従って、はぼ一様なイオン濃度の
ソース・ドレイン領域を形成するための１回のイオン注
入により、ＬＤＤ構造の薄膜トランジスタを製造するこ
とができ、製造工程が簡単でコストダウンを図ることが
できる。
［実施例］
以下、実施例につきこの発明の詳細な説明する。
第１図〜第５図はそれぞれこの発明の一実施例における
薄膜トランジスタの各製造工程を示したものである。そ
こで、これらの図を順に参照しながら、薄膜トランジス
タの構造についてその製造方法と併せ説明する。
薄膜トランジスタの各製造工程を示したものである。そ
こで、これらの図を順に参照しながら、薄膜トランジス
タの構造についてその製造方法と併せ説明する。
まず、第１図に示すように、セラミック、ガラス、石英
等からなる基板１］上の所定の２個所にクロム等からな
るソース・ドレイン補助電極（金属層）１２を２５０人
程程度厚さでパターン形成する。
等からなる基板１］上の所定の２個所にクロム等からな
るソース・ドレイン補助電極（金属層）１２を２５０人
程程度厚さでパターン形成する。
次に、第２図に示すように、ソース・ドレイン補助電極
１２上およびその間における基板］］上にポリシリコン
層（半導体層）１３を５００Ａ程度の厚さでパターン形
成する。
１２上およびその間における基板］］上にポリシリコン
層（半導体層）１３を５００Ａ程度の厚さでパターン形
成する。
次に、第３図に示すように、ポリシリコン層】３上およ
び基板２１上に酸化シリコンからなるゲート絶縁Ｍ１４
を］０ＯＯＡ程度の厚さで形成する。
び基板２１上に酸化シリコンからなるゲート絶縁Ｍ１４
を］０ＯＯＡ程度の厚さで形成する。
次に、第４図に示すように、ポリシリコン層１３の中央
部に対応する部分のゲート絶縁膜１４上に酸化シリコン
からなるゲート電極１５を４０００Ａ程度の厚さで形成
する。この状態では、ポリシリコン層１３のゲート劃１
５の縁部１’５’ａに対応する境界面１３ａから離間し
た位置にソース・ドレイン補助型＊ｒ２の内側端部１２
ａが位置することにより、境界面１３ａのすぐ外側にソ
ース・ドレイン補助電極１２と対応しない領域が形成さ
れ、これらの領域の外側にソース・ドレイン補助電極１
２と対応する領域が形成されている。
部に対応する部分のゲート絶縁膜１４上に酸化シリコン
からなるゲート電極１５を４０００Ａ程度の厚さで形成
する。この状態では、ポリシリコン層１３のゲート劃１
５の縁部１’５’ａに対応する境界面１３ａから離間し
た位置にソース・ドレイン補助型＊ｒ２の内側端部１２
ａが位置することにより、境界面１３ａのすぐ外側にソ
ース・ドレイン補助電極１２と対応しない領域が形成さ
れ、これらの領域の外側にソース・ドレイン補助電極１
２と対応する領域が形成されている。
そして、この状態で、イオン注入を行うと、ポリシリコ
ン層１３の境界面１３ａより内側の領域ではゲート電極
１５によってすべてのイオンが遮断され、境界面１３ａ
より外側の領域ではイオンがほとんど遮断されずにポリ
シリコン層１３にほぼ一様なイオン濃度でドープされる
。このため、ポリシリコン層１３のチャンネル領域１３
ｂの両側にはほぼ一様なイオン濃度のソース・ドレイン
領域１３ｃのみが形成される。
ン層１３の境界面１３ａより内側の領域ではゲート電極
１５によってすべてのイオンが遮断され、境界面１３ａ
より外側の領域ではイオンがほとんど遮断されずにポリ
シリコン層１３にほぼ一様なイオン濃度でドープされる
。このため、ポリシリコン層１３のチャンネル領域１３
ｂの両側にはほぼ一様なイオン濃度のソース・ドレイン
領域１３ｃのみが形成される。
ところで、ポリシリコン層１３の境界面１３ａのすぐ外
側におけるソース・ドレイン領域１３ｃの下側にはソー
ス・ドレイン補助電極】２が存在せず、その外側におけ
るソース・ドレイン領域１３Ｃの下側にはソース・ドレ
イン補助電極１２が存在しているので、ソース・ドレイ
ン補助電極１てソース・ドレイン補助電極１２が存在し
ないソース・ドレイン領域１３ｃのシート抵抗が大きく
なり、従って高電界を緩和するための緩和領域となる。
側におけるソース・ドレイン領域１３ｃの下側にはソー
ス・ドレイン補助電極】２が存在せず、その外側におけ
るソース・ドレイン領域１３Ｃの下側にはソース・ドレ
イン補助電極１２が存在しているので、ソース・ドレイ
ン補助電極１てソース・ドレイン補助電極１２が存在し
ないソース・ドレイン領域１３ｃのシート抵抗が大きく
なり、従って高電界を緩和するための緩和領域となる。
次に、活性化を行ってイオンを拡散した後、第５図に示
すように、全表面に酸化シリコンからなる層間絶縁膜１
６を５０００人程度０厚さで形成し、この層間絶縁膜１
６をエツチングして各ソース・ドレイン補助電極１２と
対応する部分にコンタクトホール１７をそれぞれ形成し
、各コンタクトホール１７を通してソース・ドレイン補
助電極］２およびこのソース・ドレイン補助電極１２上
のソース・ドレイン領域１３ｃに接続されるソース・ド
レイン電極１８をｔｏｏｏＯＡ程度の厚さで形成する。
すように、全表面に酸化シリコンからなる層間絶縁膜１
６を５０００人程度０厚さで形成し、この層間絶縁膜１
６をエツチングして各ソース・ドレイン補助電極１２と
対応する部分にコンタクトホール１７をそれぞれ形成し
、各コンタクトホール１７を通してソース・ドレイン補
助電極］２およびこのソース・ドレイン補助電極１２上
のソース・ドレイン領域１３ｃに接続されるソース・ド
レイン電極１８をｔｏｏｏＯＡ程度の厚さで形成する。
かくして、ＬＤＤ構造の薄膜トランジスタが製造される
。この場合、ソース・ドレイン電極１８をアルミニウム
で形成すれば、クロムで形成されたソース・ドレイン補
助電極１２との接合面を極めて良好なオーミックコンタ
クトとすることができ、出力電流を大きくし、かつ、応
答性の向上を図ることもできるという効果もある。
。この場合、ソース・ドレイン電極１８をアルミニウム
で形成すれば、クロムで形成されたソース・ドレイン補
助電極１２との接合面を極めて良好なオーミックコンタ
クトとすることができ、出力電流を大きくし、かつ、応
答性の向上を図ることもできるという効果もある。
このように、この薄膜トランジスタでは、ポリシリコン
層１３の境界面１３ａの外側にほぼ一様なイオン濃度の
ソース・ドレイン領域１３ｃのみを形成しても、このソ
ース・ドレイン領域１３ｃの下側にソース・ドレイン補
助電極】２が存在するか否かにより、ソース・ドレイン
補助電極１２の存在するソース・ドレイン領域１３ｃに
対してソース・ドレイン補助電極１２の存在しないソー
ス・ドレイン領域１３ｃを高電界を緩和するためのソー
ス・ドレイン領域とすることができる。従って、はぼ一
様なイオン濃度のソース・ドレイン領域１３ｃを形成す
るための１回のイオン注入により、ＬＤＤ構造の薄膜ト
ランジスタを製造することができ、製造工程が簡単でコ
ストダウンを図ることができる。
層１３の境界面１３ａの外側にほぼ一様なイオン濃度の
ソース・ドレイン領域１３ｃのみを形成しても、このソ
ース・ドレイン領域１３ｃの下側にソース・ドレイン補
助電極】２が存在するか否かにより、ソース・ドレイン
補助電極１２の存在するソース・ドレイン領域１３ｃに
対してソース・ドレイン補助電極１２の存在しないソー
ス・ドレイン領域１３ｃを高電界を緩和するためのソー
ス・ドレイン領域とすることができる。従って、はぼ一
様なイオン濃度のソース・ドレイン領域１３ｃを形成す
るための１回のイオン注入により、ＬＤＤ構造の薄膜ト
ランジスタを製造することができ、製造工程が簡単でコ
ストダウンを図ることができる。
また、この薄膜トランジスタでは、ポリシリコン層１３
のソース・ドレイン領域１３ｃの下側にクロム等からな
るソース・ドレイン補助電極１２を設けているので、前
述した如く、良好なオーミックコンタクトによりコンタ
クト抵抗を小さくできる上、コンタクトホール１７をエ
ツチングによって形成する際、ポリシリコン層１３をソ
ース・ドレイン補助電極１２に達するまでエツチングし
てもよく、従ってポリシリコン層１３とゲート絶縁膜１
４との境界面で過不足のないジャストエツチングの状態
で終了しなければならない従来の方法に比して、ポリシ
リコン層１３と酸化シリコンからなるゲート絶縁膜１４
とのエツチング選択比を考慮する必要がなく、エツチン
グ工程が容易になるという効果もある。
のソース・ドレイン領域１３ｃの下側にクロム等からな
るソース・ドレイン補助電極１２を設けているので、前
述した如く、良好なオーミックコンタクトによりコンタ
クト抵抗を小さくできる上、コンタクトホール１７をエ
ツチングによって形成する際、ポリシリコン層１３をソ
ース・ドレイン補助電極１２に達するまでエツチングし
てもよく、従ってポリシリコン層１３とゲート絶縁膜１
４との境界面で過不足のないジャストエツチングの状態
で終了しなければならない従来の方法に比して、ポリシ
リコン層１３と酸化シリコンからなるゲート絶縁膜１４
とのエツチング選択比を考慮する必要がなく、エツチン
グ工程が容易になるという効果もある。
［発明の効果］
以上説明したように、この発明によれば、半導体層の境
界面の外側にほぼ一様なイオン濃度のソース・ドレイン
領域のみを形成しても、このソース・ドレイン領域の一
面に金属層が存在するか否かにより、ソース・ドレイン
領域内の金属層の存在する領域に対して金属層の存在し
ない領域を高電界を緩和するための領域とすることがで
き、従ってほぼ一様なイオン濃度のソース・ドレイン領
域を形成するための１回のイオン注入により、ＬＤＤ構
造の薄膜トランジスタを製造することができ、製造工程
が簡単でコストダウンを図ることができる。
界面の外側にほぼ一様なイオン濃度のソース・ドレイン
領域のみを形成しても、このソース・ドレイン領域の一
面に金属層が存在するか否かにより、ソース・ドレイン
領域内の金属層の存在する領域に対して金属層の存在し
ない領域を高電界を緩和するための領域とすることがで
き、従ってほぼ一様なイオン濃度のソース・ドレイン領
域を形成するための１回のイオン注入により、ＬＤＤ構
造の薄膜トランジスタを製造することができ、製造工程
が簡単でコストダウンを図ることができる。
第１図〜第５図はそれぞれこの発明の一実施例における
薄膜トランジスタの各製造工程を示す断面図、第６図は
従来の薄膜トランジスタの一例を示す断面図である。 １１・・・・・・基板、１２・・・・・・ソース・ドレ
イン補助電極（金属層）、１２ａ・・・・・・内側端部
、１３・・・・・・ポリシリコン層（半導体層）、１３
ａ・・・・・・境界面、１３ｂ・・・・・・チャンネル
領域、１３ｃ・・・・・・ソース・ドレイン領域、１４
・・・・・・ゲート絶縁膜、１５・・・・・・ゲート電
極、１５ａ・・・・・・縁部。 第１図 第２図 第３図 第４図 第５図 第６図
薄膜トランジスタの各製造工程を示す断面図、第６図は
従来の薄膜トランジスタの一例を示す断面図である。 １１・・・・・・基板、１２・・・・・・ソース・ドレ
イン補助電極（金属層）、１２ａ・・・・・・内側端部
、１３・・・・・・ポリシリコン層（半導体層）、１３
ａ・・・・・・境界面、１３ｂ・・・・・・チャンネル
領域、１３ｃ・・・・・・ソース・ドレイン領域、１４
・・・・・・ゲート絶縁膜、１５・・・・・・ゲート電
極、１５ａ・・・・・・縁部。 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- 半導体層のゲート電極の縁部に対応する境界面より外
側の領域をほぼ一様なイオン濃度のソース・ドレイン領
域とするとともに、前記ソース・ドレイン領域の一面に
金属層をその内側端部が前記境界面から離間した位置に
位置するように設けてなることを特徴とする薄膜トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33675190A JPH04206776A (ja) | 1990-11-30 | 1990-11-30 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33675190A JPH04206776A (ja) | 1990-11-30 | 1990-11-30 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206776A true JPH04206776A (ja) | 1992-07-28 |
Family
ID=18302381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33675190A Pending JPH04206776A (ja) | 1990-11-30 | 1990-11-30 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206776A (ja) |
-
1990
- 1990-11-30 JP JP33675190A patent/JPH04206776A/ja active Pending
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