JPH04348040A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は薄膜トランジスタおよ
びその製造方法に関する。

【０００２】

【従来の技術】薄膜トランジスタには、通常のＭＯＳ構
造の素子と比較して、耐圧の向上等を図って高信頼性化
した素子として、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ
　Ｄｒａｉｎ）構造と呼ばれるものがある。従来のこの
ような薄膜トランジスタは、例えば図９に示すような構
造となっている。

【０００３】すなわち、セラミック等からなる基板１上
にポリシリコン等からなる半導体層２がパターン形成さ
れ、この半導体層２の全表面にゲート絶縁膜３が形成さ
れ、半導体層２のチャンネル領域２ａに対応する部分の
ゲート絶縁膜３上にゲート電極４が形成され、半導体層
２のチャンネル領域２ａの両側に不純物濃度の低いソー
ス・ドレイン領域２ｂが形成され、これらの不純物濃度
の低いソース・ドレイン領域２ｂの外側に不純物濃度の
高いソース・ドレイン領域２ｃが形成され、これらの不
純物濃度の高いソース・ドレイン領域２ｃに対応する部
分のゲート絶縁膜３にコンタクトホール５が形成され、
これらのコンタクトホール５を通して不純物濃度の高い
ソース・ドレイン領域２ｃと接続されるソース・ドレイ
ン電極６がゲート絶縁膜３上にパターン形成された構造
となっている。このうち不純物濃度の低いソース・ドレ
イン領域２ｂは高電界を緩和するための領域であり、こ
れにより通常のＭＯＳ構造の素子と比較して、耐圧の向
上等を図って高信頼性化した素子が得られることになる
。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタでは、半導体層２のチャン
ネル領域２ａの両側に不純物濃度の低いソース・ドレイ
ン領域２ｂが形成され、これらの不純物濃度の低いソー
ス・ドレイン領域２ｂの外側に不純物濃度の高いソース
・ドレイン領域２ｃが形成されているので、通常のＭＯ
Ｓ構造の素子と比較して、不純物濃度の低いソース・ド
レイン領域２ｂの分（Ａ＝約３μｍ）だけ素子の面積が
大きくなってしまうという問題があった。この発明の目
的は、ＬＤＤ構造であるが素子の面積を通常のＭＯＳ構
造の素子とほぼ同じ大きさとすることのできる薄膜トラ
ンジスタおよびその製造方法を提供することにある。

【０００５】

【課題を解決するための手段】請求項１記載の発明は、
第１の半導体層と、この第１の半導体層の上面または下
面にゲート絶縁膜を介して設けられたゲート電極と、こ
のゲート電極に対応する部分の外側における前記第１の
半導体層に形成された低濃度不純物領域と、この低濃度
不純物領域の上面または下面に設けられた第２の半導体
層と、この第２の半導体層に形成された高濃度不純物領
域とを具備したものである。

【０００６】請求項２記載の発明は、第１の半導体層を
形成し、この第１の半導体層の表面にゲート絶縁膜を形
成し、このゲート絶縁膜の上面にゲート電極を形成し、
このゲート電極に対応する部分の外側における前記第１
の半導体層に低濃度不純物領域を形成し、この低濃度不
純物領域の上面に第２の半導体層を形成し、この第２の
半導体層に高濃度不純物領域を形成するようにしたもの
である。

【０００７】請求項３記載の発明は、単一の厚さの半導
体層を形成し、この単一の厚さの半導体層の一面ほぼ中
央部に凹部を形成することにより、該凹部より下側の半
導体層を第１の半導体層となすと共に該凹部より上側の
半導体層を第２の半導体層となし、前記半導体層の表面
にゲート絶縁膜を形成し、前記凹部に対応する部分の前
記ゲート絶縁膜の上面にゲート電極を形成し、このゲー
ト電極に対応する部分の外側における前記第１の半導体
層に低濃度不純物領域を形成し、前記第２の半導体層に
高濃度不純物領域を形成するようにしたものである。

【０００８】請求項４記載の発明は、ゲート電極を形成
し、このゲート電極の表面にゲート絶縁膜を形成し、こ
のゲート絶縁膜の外側に第２の半導体層を形成し、この
第２の半導体層に高濃度不純物領域を形成し、前記ゲー
ト絶縁膜および前記高濃度不純物領域の上面に第１の半
導体層を形成し、前記ゲート電極に対応する部分の外側
における前記第１の半導体層に低濃度不純物領域を形成
するようにしたものである。

【０００９】

【作用】この発明によれば、第１の半導体層の低濃度不
純物領域の上面または下面に第２の半導体層を形成し、
この第２の半導体層に高濃度不純物領域を形成している
ので、低濃度不純物領域と高濃度不純物領域を同一平面
に並べて形成する場合に比較して、素子の面積を小さく
することができる。従って、薄膜トランジスタがＬＤＤ
構造であっても、素子の面積を通常のＭＯＳ構造の素子
とほぼ同じ大きさとすることができる。

【００１０】

【実施例】図１〜図５はそれぞれこの発明の一実施例に
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、薄膜トラ
ンジスタの構造についてその製造方法と併せ説明する。

【００１１】まず、図１に示すように、セラミック等か
らなる基板１１上にポリシリコンからなる第１の半導体
層１２をパターン形成し、この第１の半導体層１２の全
表面にシリコン酸化膜１３を形成し、第１の半導体層１
２のチャンネル領域１２ａに対応する部分のシリコン酸
化膜１３上にフォトレジスト１４をパターン形成する。 そして、この状態で低濃度イオン注入を行うことにより
、第１の半導体層１２のチャンネル領域１２ａの両側に
不純物濃度の低いソース・ドレイン領域１２ｂを形成す
る。この後、フォトレジスト１４およびシリコン酸化膜
１３を除去する。

【００１２】次に、図２に示すように、基板１１および
第１の半導体層１２の全表面にポリシリコンからなる第
２の半導体層１５を形成した後パターニングすることに
より、図３に示すように、第１の半導体層１２の不純物
濃度の低いソース・ドレイン領域１２ｂの上面に第２の
半導体層１５を形成し、第１および第２の半導体層１２
、１５の全表面に酸化シリコンからなるゲート絶縁膜１
６を形成する。

【００１３】次に、図４に示すように、第１の半導体層
１２のチャンネル領域１２ａに対応する部分のゲート絶
縁膜１６上にゲート電極１７をパターン形成し、第２の
半導体層１５の間におけるゲート絶縁膜１６上であって
ゲート電極１７の全表面にフォトレジスト１８をパター
ン形成する。そして、この状態で高濃度イオン注入を行
うことにより、第２の半導体層１５に不純物濃度の高い
ソース・ドレイン領域１５ａを形成する。この場合、第
１の半導体層１２の不純物濃度の低いソース・ドレイン
領域１２ｂに高濃度イオンが拡散しないようにするため
に、ランプアニールにより、第２の半導体層１５に注入
された高濃度イオンを活性化する。この後、フォトレジ
スト１８を除去する。

【００１４】次に、図５に示すように、第２の半導体層
１５の不純物濃度の高いソース・ドレイン領域１５ａに
対応する部分のゲート絶縁膜１６にコンタクトホール１
９を形成し、これらのコンタクトホール１９を通して不
純物濃度の高いソース・ドレイン領域１５ａと接続され
るソース・ドレイン電極２０をゲート絶縁膜１６上にパ
ターン形成し、素子部の表面にオーバーコート膜２１を
パターン形成する。かくして、ＬＤＤ構造の薄膜トラン
ジスタが製造される。

【００１５】この薄膜トランジスタでは、電圧の経路が
ゲート電極１７から順にゲート絶縁膜１６、不純物濃度
の低いソース・ドレイン領域１２ｂ、不純物濃度の高い
ソース・ドレイン領域１５ａ、ソース・ドレイン電極２
０となり、不純物濃度の低いソース・ドレイン領域１２
ｂで高電界を緩和することができる。

【００１６】また、この薄膜トランジスタでは、第１の
半導体層１２の不純物濃度の低いソース・ドレイン領域
１２ｂの上面に第２の半導体層１５を形成し、この第２
の半導体層１５に不純物濃度の高いソース・ドレイン領
域１５ａを形成しているので、不純物濃度の低いソース
・ドレイン領域１２ｂと不純物濃度の高いソース・ドレ
イン領域１５ａを同一平面に並べて形成する場合に比較
して、素子の面積を小さくすることができる。具体的に
は、ゲート電極１７の側面と第２の半導体層１５の内側
面との間隔Ｂは、その間に介在されたゲート絶縁膜１６
の膜厚（数百〜数千Å）まで小さくすることができ、１
μｍ程度以下にすることができる。従って、このＬＤＤ
構造の薄膜トランジスタでは、素子の面積を通常のＭＯ
Ｓ構造の素子とほぼ同じ大きさとすることができ、高集
積化を図ることが可能となる。

【００１７】さらに、この薄膜トランジスタでは、第１
の半導体層１２の不純物濃度の低いソース・ドレイン領
域１２ｂの上面に第２の半導体層１５を形成し、この第
２の半導体層１５に不純物濃度の高いソース・ドレイン
領域１５ａを形成しているので、全体としてのソース・
ドレイン領域１２ｂ、１５ａの膜厚に対してチャンネル
領域１２ａの膜厚を薄くすることができ、このためソー
ス・ドレイン領域１２ｂ、１５ａのシート抵抗を大きく
することなくチャンネル領域１２ａの電気移動度を大き
くすることができ、応答性も良くすることができる。

【００１８】なお、上記実施例では、第１と第２の半導
体層１２、１５を別々の工程で形成しているが、例えば
図６および図７に示すように、同一の工程で形成するこ
ともできる。

【００１９】すなわち、まず図６に示すように、基板３
１上に単一の厚さの半導体層３２をパターン形成し、こ
の半導体層３２の上面中央部に凹部３３をエッチングに
より形成することにより、凹部３３より下側の半導体層
３２を第１の半導体層３４となすと共に凹部３３より上
側の半導体層３２を第２の半導体層３５となす。

【００２０】次に、図７に示すように、第１および第２
の半導体層３４、３５の全表面にゲート絶縁膜３６を形
成し、第１の半導体層３４のチャンネル領域３４ａに対
応する部分のゲート絶縁膜３６上にゲート電極３７をパ
ターン形成する。そして、この状態で低濃度イオン注入
を行うことにより、第１の半導体層３４のチャンネル領
域３４ａの両側に不純物濃度の低いソース・ドレイン領
域３４ｂを形成する。

【００２１】次に、図４に示す場合と同様に、第２の半
導体層３５の間におけるゲート絶縁膜３６上であってゲ
ート電極３７の全表面にフォトレジストをパターン形成
し、この状態で高濃度イオン注入を行うことにより、第
２の半導体層３５に不純物濃度の高いソース・ドレイン
領域を形成する。この後、フォトレジストを除去し、以
下図５に示す場合と同様に、コンタクトホールを形成し
、ソース・ドレイン電極をパターン形成し、オーバーコ
ート膜をパターン形成すると、ＬＤＤ構造の薄膜トラン
ジスタが製造される。

【００２２】この薄膜トランジスタの場合には、図１に
示すポリシリコン酸化膜１３の除去という工程が不要と
なるので、ポリシリコン酸化膜１３の除去による寸法バ
ラツキが生じることがなく、従って第１および第２の半
導体層３４、３５の寸法精度を高めることができる。

【００２３】また、上記実施例では、この発明をコプラ
ナー型の薄膜トランジスタに適用した場合について説明
したが、これに限定されるものではない。例えば、図８
に示すように、逆スタガー型の薄膜トランジスタにも適
用することができる。

【００２４】すなわち、図８に示す薄膜トランジスタは
、基板４１上にゲート電極４２をパターン形成し、この
ゲート電極４２の全表面にゲート絶縁膜４３を形成し、
このゲート絶縁膜４３の両側における基板４１上に第２
の半導体層４４を形成し、この第２の半導体層４４に高
濃度イオン注入により不純物濃度の高いソース・ドレイ
ン領域４４ａを形成し、ゲート絶縁膜４３および第２の
半導体層４４の不純物濃度の高いソース・ドレイン領域
４４ａの上面に第１の半導体層４５をパターン形成し、
この第１の半導体層４５の全表面に絶縁膜４６を形成し
、第１の半導体層４５のチャンネル領域４５ａの両側に
低濃度イオン注入により不純物濃度の低いソース・ドレ
イン領域４５ｂを形成し、これらの不純物濃度の低いソ
ース・ドレイン領域４５ｂに対応する部分の絶縁膜４６
にコンタクトホール４７を形成し、これらのコンタクト
ホール４７を通して不純物濃度の低いソース・ドレイン
領域４５ｂと接続されるソース・ドレイン電極４８を絶
縁膜４６上にパターン形成することによって得られる。

【００２５】この逆スタガー型の薄膜トランジスタでは
、ゲート絶縁膜４３および第２の半導体層４４の不純物
濃度の高いソース・ドレイン領域４４ａの上面に第１の
半導体層４５を形成し、この第１の半導体層４５に不純
物濃度の低いソース・ドレイン領域４５ｂを形成してい
るので、不純物濃度の高いソース・ドレイン領域４４ａ
と不純物濃度の低いソース・ドレイン領域４５ｂを同一
平面に並べて形成する場合に比較して、素子の面積を小
さくすることができる。従って、この逆スタガー型の薄
膜トランジスタの場合も、ＬＤＤ構造であるが素子の面
積を通常のＭＯＳ構造の素子とほぼ同じ大きさとするこ
とができ、高集積化を図ることが可能となる。

【００２６】

【発明の効果】以上説明したように、この発明によれば
、第１の半導体層の低濃度不純物領域の上または下に第
２の半導体層を形成し、この第２の半導体層に高濃度不
純物領域を形成しているので、低濃度不純物領域と高濃
度不純物領域を同一平面に並べて形成する場合に比較し
て、素子の面積を小さくすることができ、従ってＬＤＤ
構造であっても、素子の面積を通常のＭＯＳ構造の素子
とほぼ同じ大きさとすることができ、ひいては高集積化
を図ることが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例における薄膜トランジスタ
の製造に際し、第１の半導体層に低濃度のソース・ドレ
イン領域を形成した状態の断面図。

【図２】同薄膜トランジスタの製造に際し、基板および
第１の半導体層の全表面に第２の半導体層を形成した状
態の断面図。

【図３】同薄膜トランジスタの製造に際し、ゲート絶縁
膜を形成した状態の断面図。

【図４】同薄膜トランジスタの製造に際し、ゲート電極
を形成した後第２の半導体層に高濃度のソース・ドレイ
ン領域を形成した状態の断面図。

【図５】同薄膜トランジスタの製造に際し、ソース・ド
レイン電極等を形成した状態の断面図。

【図６】この発明の他の実施例における薄膜トランジス
タの製造に際し、第１および第２の半導体層を形成した
状態の断面図。

【図７】同薄膜トランジスタの製造に際し、ゲート絶縁
膜およびゲート電極を形成した後第１の半導体層に低濃
度のソース・ドレイン領域を形成した状態の断面図。

【図８】この発明のさらに他の実施例における薄膜トラ
ンジスタの断面図。

【図９】従来の薄膜トランジスタの一例の断面図。

【符号の説明】

１１　　基板 １２　　第１の半導体層 １２ａ　　チャンネル領域 １２ｂ　　低濃度のソース・ドレイン領域１５　　第２
の半導体層 １５ａ　　高濃度のソース・ドレイン領域１６　　ゲー
ト絶縁膜 １７　　ゲート電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　第１の半導体層と、この第１の半導体
   層の上面または下面にゲート絶縁膜を介して設けられた
   ゲート電極と、このゲート電極に対応する部分の外側に
   おける前記第１の半導体層に形成された低濃度不純物領
   域と、この低濃度不純物領域の上面または下面に設けら
   れた第２の半導体層と、この第２の半導体層に形成され
   た高濃度不純物領域とを具備してなることを特徴とする
   薄膜トランジスタ。
2. 【請求項２】　　第１の半導体層を形成し、この第１の
   半導体層の表面にゲート絶縁膜を形成し、このゲート絶
   縁膜の上面にゲート電極を形成し、このゲート電極に対
   応する部分の外側における前記第１の半導体層に低濃度
   不純物領域を形成し、この低濃度不純物領域の上面に第
   ２の半導体層を形成し、この第２の半導体層に高濃度不
   純物領域を形成するようにしたことを特徴とする薄膜ト
   ランジスタの製造方法。
3. 【請求項３】　　単一の厚さの半導体層を形成し、この
   単一の厚さの半導体層の一面ほぼ中央部に凹部を形成す
   ることにより、該凹部より下側の半導体層を第１の半導
   体層となすと共に該凹部より上側の半導体層を第２の半
   導体層となし、前記半導体層の表面にゲート絶縁膜を形
   成し、前記凹部に対応する部分の前記ゲート絶縁膜の上
   面にゲート電極を形成し、このゲート電極に対応する部
   分の外側における前記第１の半導体層に低濃度不純物領
   域を形成し、前記第２の半導体層に高濃度不純物領域を
   形成するようにしたことを特徴とする薄膜トランジスタ
   の製造方法。
4. 【請求項４】　　ゲート電極を形成し、このゲート電極
   の表面にゲート絶縁膜を形成し、このゲート絶縁膜の外
   側に第２の半導体層を形成し、この第２の半導体層に高
   濃度不純物領域を形成し、前記ゲート絶縁膜および前記
   高濃度不純物領域の上面に第１の半導体層を形成し、前
   記ゲート電極に対応する部分の外側における前記第１の
   半導体層に低濃度不純物領域を形成するようにしたこと
   を特徴とする薄膜トランジスタの製造方法。