JPH04206732A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH04206732A JPH04206732A JP33675290A JP33675290A JPH04206732A JP H04206732 A JPH04206732 A JP H04206732A JP 33675290 A JP33675290 A JP 33675290A JP 33675290 A JP33675290 A JP 33675290A JP H04206732 A JPH04206732 A JP H04206732A
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- JP
- Japan
- Prior art keywords
- source
- drain
- thin film
- polysilicon layer
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は薄膜トランジスタに関する。
［従来の技術］
例えばコブラナ型薄腹トランジスの場合には、−例とし
て第４図に示すように、セラミックやガラス等からなる
基板１上にポリシリコン層（半導体層）２をパターン形
成し、このポリシリコン層２を酸化シリコン等からなる
ゲート絶縁膜３で覆い、ポリシリコン層２のチャンネル
領域２ａに対応する部分のゲート絶縁膜３上にゲート電
極４を形成し、この状態でイオン注入によりポリシリコ
ン層２のチャンネル領域２ａの両側にソース・ドレイン
領域２ｂを形成し、次いで活性化を行ってイオンを拡散
した後、層間絶縁膜５を形成し、エツチングによりコン
タクトホール６を形成し、ソース・ドレイン電極７を形
成した構造となっている。
て第４図に示すように、セラミックやガラス等からなる
基板１上にポリシリコン層（半導体層）２をパターン形
成し、このポリシリコン層２を酸化シリコン等からなる
ゲート絶縁膜３で覆い、ポリシリコン層２のチャンネル
領域２ａに対応する部分のゲート絶縁膜３上にゲート電
極４を形成し、この状態でイオン注入によりポリシリコ
ン層２のチャンネル領域２ａの両側にソース・ドレイン
領域２ｂを形成し、次いで活性化を行ってイオンを拡散
した後、層間絶縁膜５を形成し、エツチングによりコン
タクトホール６を形成し、ソース・ドレイン電極７を形
成した構造となっている。
［発明が解決しようとする課題］
ところで、従来のこのような薄膜トランジスタでは、低
電圧駆動によって十分なドレイン電流を得るためには、
ソース・ドレイン領域２ｂのシート抵抗を十分に小さく
する必要があるが、従来のイオン不純物の拡散だけでは
シート抵抗の低減化に限界があった。
電圧駆動によって十分なドレイン電流を得るためには、
ソース・ドレイン領域２ｂのシート抵抗を十分に小さく
する必要があるが、従来のイオン不純物の拡散だけでは
シート抵抗の低減化に限界があった。
また、コンタクトホール６をエツチングによって形成す
る際に、ポリシリコン層２とゲート絶縁膜３との境界面
で過不足のないジャストエツチングの状態で終了しなけ
ればならないが、この場合、ポリシリコン層２と酸化シ
リコン等からなるゲート絶縁膜３とのエツチング選択比
の選定が困難であり、ひいてはコンタクトホール６の形
成が困難であるという問題があった。
る際に、ポリシリコン層２とゲート絶縁膜３との境界面
で過不足のないジャストエツチングの状態で終了しなけ
ればならないが、この場合、ポリシリコン層２と酸化シ
リコン等からなるゲート絶縁膜３とのエツチング選択比
の選定が困難であり、ひいてはコンタクトホール６の形
成が困難であるという問題があった。
この発明は上述の如き事情に鑑みてなされたもので、そ
の目的とするところは、ソース・ドレイン領域のシート
抵抗を小さくすることができ、またコンタクトホールを
容易に形成することのできる薄膜トランジスタを提供す
ることにある。
の目的とするところは、ソース・ドレイン領域のシート
抵抗を小さくすることができ、またコンタクトホールを
容易に形成することのできる薄膜トランジスタを提供す
ることにある。
［課題を解決するための手段］
この発明は上記課題を解決するために、半導体層のチャ
ンネル領域の両側の領域をイオン注入によるソース・ド
レイン領域とするとともに、これらのソース・ドレイン
領域の一面に金属層を設けるようにしたものである。
ンネル領域の両側の領域をイオン注入によるソース・ド
レイン領域とするとともに、これらのソース・ドレイン
領域の一面に金属層を設けるようにしたものである。
［作用コ
この発明によれば、ソース・ドレイン領域の一面に金属
層を設けているので、この金属層の存在によりソース・
ドレイン領域のシート抵抗を小さくすることができる。
層を設けているので、この金属層の存在によりソース・
ドレイン領域のシート抵抗を小さくすることができる。
また、コンタクトホールをエツチングによって形成する
際に、金属層に達するまでエツチングすることにより、
ポリシリコン層と酸化シリコン等からなるゲート絶縁膜
とのエツチング選択比を考慮する必要がなく、従ってコ
ンタクトホールを容易に形成することができる。
際に、金属層に達するまでエツチングすることにより、
ポリシリコン層と酸化シリコン等からなるゲート絶縁膜
とのエツチング選択比を考慮する必要がなく、従ってコ
ンタクトホールを容易に形成することができる。
［実施例］
以下、実施例につきこの発明の詳細な説明する。
第１図〜第３図はそれぞれこの発明の一実施例における
薄膜トランジスタの各製造工程を示したものである。そ
こで、これらの図を順に参照しながら、薄膜トランジス
タの構造についてその製造方法と併せ説明する。
薄膜トランジスタの各製造工程を示したものである。そ
こで、これらの図を順に参照しながら、薄膜トランジス
タの構造についてその製造方法と併せ説明する。
まず、第１図に示すように、セラミックやガラス等から
なる基板１１上のソース・ドレイン領域を形成すべき所
定の２個所にクロム等の低抵抗金属からなるソース・ド
レイン補助電極（金属層）１２を形成する。次に、ソー
ス・ドレイン補助電極１２上およびその間における基板
１１上にポリシリコン層（半導体層）１３を形成する。
なる基板１１上のソース・ドレイン領域を形成すべき所
定の２個所にクロム等の低抵抗金属からなるソース・ド
レイン補助電極（金属層）１２を形成する。次に、ソー
ス・ドレイン補助電極１２上およびその間における基板
１１上にポリシリコン層（半導体層）１３を形成する。
次に、ポリシリコン層１３上および基板１１上に酸化シ
リコンからなるゲート絶縁膜１４を形成する。
リコンからなるゲート絶縁膜１４を形成する。
次に、第２図に示すように、ゲート絶縁膜１４上にフォ
トレジスト１５を塗布し、マスキング、露光および現像
等を行うことにより、ソース・ドレイン補助電極１２に
対応する部分におけるフォトレジスト１５を除去して開
口１６を形成する。
トレジスト１５を塗布し、マスキング、露光および現像
等を行うことにより、ソース・ドレイン補助電極１２に
対応する部分におけるフォトレジスト１５を除去して開
口１６を形成する。
そして、この状態で、イオン注入を行うことにより、ポ
リシリコン層１３のチャンネル領域１３ａの両側におけ
るソース・ドレイン補助電極２上にｎプラスまたはｎプ
ラスのソース・ドレイン領域１３ｂを形成する。この後
、フォトレジスト１５をすべて除去する。
リシリコン層１３のチャンネル領域１３ａの両側におけ
るソース・ドレイン補助電極２上にｎプラスまたはｎプ
ラスのソース・ドレイン領域１３ｂを形成する。この後
、フォトレジスト１５をすべて除去する。
次に、活性化を行ってイオンを拡散した後、第３図に示
すように、ソース・ドレイン補助電極１２と対応する部
分におけるゲート絶縁膜１４およびソース・ドレイン領
域１３ｂをエツチングしてコンタクトホール１７をそれ
ぞれ形成する。次に、コンタクトホール１７を通してソ
ース・ドレイン補助電極１２およびソース・ドレイン領
域１３ｂに接続されるソース・ドレイン電極１８をパタ
ーン形成すると共に、ポリシリコン層１３のチャンネル
領域１３ａに対応する部分のゲート絶縁膜１４上にゲー
ト電極１９を形成する。かくして、薄膜トランジスタが
製造される。
すように、ソース・ドレイン補助電極１２と対応する部
分におけるゲート絶縁膜１４およびソース・ドレイン領
域１３ｂをエツチングしてコンタクトホール１７をそれ
ぞれ形成する。次に、コンタクトホール１７を通してソ
ース・ドレイン補助電極１２およびソース・ドレイン領
域１３ｂに接続されるソース・ドレイン電極１８をパタ
ーン形成すると共に、ポリシリコン層１３のチャンネル
領域１３ａに対応する部分のゲート絶縁膜１４上にゲー
ト電極１９を形成する。かくして、薄膜トランジスタが
製造される。
このように、この薄膜トランジスタでは、ポリシリコン
層１３のソース・ドレイン領域１３ｂの下面の全面にソ
ース・ドレイン補助電極１２を設けているので、このソ
ース・ドレイン補助電極１２の存在によりソース・ドレ
イン領域１３ｂのシート抵抗を小さくすることができる
。この場合、ソース・ドレイン電極１８をアルミニウム
で形成すれば、クロム等の低抵抗金属で形成されたソー
ス・ドレイン補助電極１２との接合面を極めて良好なオ
ーミックコンタクトとすることができ、出力電流を大き
くし、かつ応答性の向上を図ることができるという効果
もある。
層１３のソース・ドレイン領域１３ｂの下面の全面にソ
ース・ドレイン補助電極１２を設けているので、このソ
ース・ドレイン補助電極１２の存在によりソース・ドレ
イン領域１３ｂのシート抵抗を小さくすることができる
。この場合、ソース・ドレイン電極１８をアルミニウム
で形成すれば、クロム等の低抵抗金属で形成されたソー
ス・ドレイン補助電極１２との接合面を極めて良好なオ
ーミックコンタクトとすることができ、出力電流を大き
くし、かつ応答性の向上を図ることができるという効果
もある。
また、この薄膜トランジスタでは、ポリシリコン層１３
のソース・ドレイン領域１３ｂの下面の全面にソース・
ドレイン補助電極１２を設けているので、コンタクトホ
ール１７をエツチングによって形成する際、ソース・ド
レイン補助電極１２に達するまでエツチングすることに
より、ポリシリコン層１３とゲート絶縁膜１４との境界
面で過不足のないジャストエツチングの状態で終了しな
ければならない従来の方法に比して、ポリシリコン層１
３と酸化シリコン等からなるゲート絶縁膜１４とのエツ
チング選択比を考慮する必要がなく、従ってコンタクト
ホール１７を容易に形成することができる。
のソース・ドレイン領域１３ｂの下面の全面にソース・
ドレイン補助電極１２を設けているので、コンタクトホ
ール１７をエツチングによって形成する際、ソース・ド
レイン補助電極１２に達するまでエツチングすることに
より、ポリシリコン層１３とゲート絶縁膜１４との境界
面で過不足のないジャストエツチングの状態で終了しな
ければならない従来の方法に比して、ポリシリコン層１
３と酸化シリコン等からなるゲート絶縁膜１４とのエツ
チング選択比を考慮する必要がなく、従ってコンタクト
ホール１７を容易に形成することができる。
［発明の効果コ
以上説明したように、この発明によれば、ソース・ドレ
イン領域の一面に金属層を設けているので、この金属層
の存在によりソース・ドレイン領域のシート抵抗を小さ
くすることができ、またコンタクトホールをエツチング
によって形成する際に、金属層に達するまでエツチング
することにより、ポリシリコン層と酸化シリコン等から
なるゲート絶縁膜とのエツチング選択比を考慮する必要
がなく、従ってコンタクトホールを容易に形成すること
ができる。
イン領域の一面に金属層を設けているので、この金属層
の存在によりソース・ドレイン領域のシート抵抗を小さ
くすることができ、またコンタクトホールをエツチング
によって形成する際に、金属層に達するまでエツチング
することにより、ポリシリコン層と酸化シリコン等から
なるゲート絶縁膜とのエツチング選択比を考慮する必要
がなく、従ってコンタクトホールを容易に形成すること
ができる。
第１図〜第３図はそれぞれこの発明の一実施例における
薄膜トランジスタの各製造工程を示す断面図、第４図は
従来の薄膜トランジスタの一例を示す断面図である。 １１・・・・・・基板、１２・・・・・ソース・ドレイ
ン補助電極、１３・・・・・・ポリシリコン層（半導体
層）、１３ａ・・・・・・チャンネル領域、１３ｂ・・
・・・ソース・ドレイン領域、１４・・・・・・ゲート
絶縁膜、１７・・・・・・コンタクトホール、１８・・
・・・・ソース・ドレイン電極、工９・・・・・・ゲー
ト電極。 第１図 第２図 第３図 第４図
薄膜トランジスタの各製造工程を示す断面図、第４図は
従来の薄膜トランジスタの一例を示す断面図である。 １１・・・・・・基板、１２・・・・・ソース・ドレイ
ン補助電極、１３・・・・・・ポリシリコン層（半導体
層）、１３ａ・・・・・・チャンネル領域、１３ｂ・・
・・・ソース・ドレイン領域、１４・・・・・・ゲート
絶縁膜、１７・・・・・・コンタクトホール、１８・・
・・・・ソース・ドレイン電極、工９・・・・・・ゲー
ト電極。 第１図 第２図 第３図 第４図
Claims (1)
- 半導体層のチャンネル領域の両側の領域をイオン注入
によるソース・ドレイン領域とするとともに、これらの
ソース・ドレイン領域の一面に金属層を設けてなること
を特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33675290A JPH04206732A (ja) | 1990-11-30 | 1990-11-30 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33675290A JPH04206732A (ja) | 1990-11-30 | 1990-11-30 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206732A true JPH04206732A (ja) | 1992-07-28 |
Family
ID=18302391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33675290A Pending JPH04206732A (ja) | 1990-11-30 | 1990-11-30 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206732A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010860A (ja) * | 2006-06-27 | 2008-01-17 | Lg Philips Lcd Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2017228809A (ja) * | 2011-09-22 | 2017-12-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020532090A (ja) * | 2017-08-31 | 2020-11-05 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | 薄膜トランジスタ、アレイ基板、表示装置、及び薄膜トランジスタの製造方法 |
-
1990
- 1990-11-30 JP JP33675290A patent/JPH04206732A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010860A (ja) * | 2006-06-27 | 2008-01-17 | Lg Philips Lcd Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2017228809A (ja) * | 2011-09-22 | 2017-12-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2019080071A (ja) * | 2011-09-22 | 2019-05-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020532090A (ja) * | 2017-08-31 | 2020-11-05 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | 薄膜トランジスタ、アレイ基板、表示装置、及び薄膜トランジスタの製造方法 |
| US11177356B2 (en) | 2017-08-31 | 2021-11-16 | Boe Technology Group Co., Ltd. | Thin film transistor, array substrate, display apparatus, and method of fabricating thin film transistor |
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