JPH04206777A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04206777A JPH04206777A JP33653790A JP33653790A JPH04206777A JP H04206777 A JPH04206777 A JP H04206777A JP 33653790 A JP33653790 A JP 33653790A JP 33653790 A JP33653790 A JP 33653790A JP H04206777 A JPH04206777 A JP H04206777A
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- gate
- gate electrode
- memory device
- oxide film
- semiconductor memory
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Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に浮遊ゲート形電界
効果トランジスタ（ＦＥＴ）で構成される記憶装置に関
する。
効果トランジスタ（ＦＥＴ）で構成される記憶装置に関
する。
従来の浮遊ゲート形ＦＥＴを第２図に示す。同図におい
て、Ｎ型半導体基板１１の上にドライ酸素雰囲気での高
温酸化により、第１ゲート酸化膜１２を形成する。その
上部にポリシリコンをＣＶＤ （Ｃｈｅａ＋１ｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により形成し
、このポリシリコンをホトリソグラフィ技術およびイオ
ンドライエツチングを用いてパターン形成することで浮
遊ゲートとしての第１ゲート電極１３を形成する。また
、この第１ゲート電極１３をマスクとしてＰ“型ソース
層１４．Ｐ”型ドレイン層１５をイオン注入技術により
Ｎ型半導体基板１１中に形成する。その上で、全面を被
覆するようにＣＶＤ法により第２ゲート酸化膜１６を形
成し、さらにこの上にポリシリコンをＣＶＤ法により堆
積させ、このポリシリコンをホトリソグラフィ技術およ
びイオンドライエツチングを用いてパターン形成してコ
ントロールゲートとしての第２ゲート電極１７を形成す
る。
て、Ｎ型半導体基板１１の上にドライ酸素雰囲気での高
温酸化により、第１ゲート酸化膜１２を形成する。その
上部にポリシリコンをＣＶＤ （Ｃｈｅａ＋１ｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により形成し
、このポリシリコンをホトリソグラフィ技術およびイオ
ンドライエツチングを用いてパターン形成することで浮
遊ゲートとしての第１ゲート電極１３を形成する。また
、この第１ゲート電極１３をマスクとしてＰ“型ソース
層１４．Ｐ”型ドレイン層１５をイオン注入技術により
Ｎ型半導体基板１１中に形成する。その上で、全面を被
覆するようにＣＶＤ法により第２ゲート酸化膜１６を形
成し、さらにこの上にポリシリコンをＣＶＤ法により堆
積させ、このポリシリコンをホトリソグラフィ技術およ
びイオンドライエツチングを用いてパターン形成してコ
ントロールゲートとしての第２ゲート電極１７を形成す
る。
〔発明が解決しようとする課題］
このような浮遊ゲート形ＦＥＴでは、ドレインのなだれ
降伏により電子を第１ゲート酸化膜１２中に注入させ、
第１ゲート電極１３に電荷を保持している。しかしなが
ら、第１ゲート電極１３を構成するポリシリコン膜中や
、このポリシリコンとゲート酸化膜の界面におけるＦＥ
Ｔの■、シフトに効果をもつ電荷を捕獲するステートが
少ないため、メモリの書込みに大きなエネルギを要する
という問題があある。
降伏により電子を第１ゲート酸化膜１２中に注入させ、
第１ゲート電極１３に電荷を保持している。しかしなが
ら、第１ゲート電極１３を構成するポリシリコン膜中や
、このポリシリコンとゲート酸化膜の界面におけるＦＥ
Ｔの■、シフトに効果をもつ電荷を捕獲するステートが
少ないため、メモリの書込みに大きなエネルギを要する
という問題があある。
また、所定の浮遊ゲート電荷量を得るために必要とされ
るゲート面積が大きくなるという問題もある。
るゲート面積が大きくなるという問題もある。
本発明の目的は、これらの問題を解消し、小さいエネル
ギでの書込みを可能とし、かつゲート面積の低減を図っ
た半導体記憶装置を提供することにある。
ギでの書込みを可能とし、かつゲート面積の低減を図っ
た半導体記憶装置を提供することにある。
本発明の半導体記憶装置は、浮遊ゲートとしての第１ゲ
ート電極を金属酸化物で構成している。
ート電極を金属酸化物で構成している。
例えば、第１ゲート電極を酸化アルミニウムで構成し、
第２ゲート電極はポリシリコンまたはアルミニウムで構
成する。
第２ゲート電極はポリシリコンまたはアルミニウムで構
成する。
本発明によれば、金属酸化物中のトラップ準位および金
属酸化物とゲート酸化膜の界面の界面準位にも電子が捕
獲され、小さいエネルギで所要の浮遊ゲート電荷量を得
ることが可能となる。
属酸化物とゲート酸化膜の界面の界面準位にも電子が捕
獲され、小さいエネルギで所要の浮遊ゲート電荷量を得
ることが可能となる。
（実施例〕
次に、本発明を図面を参照して説明する。
第１図は本発明の半導体記憶装置の一実施例の断面図で
ある。同図に示すように、Ｎ型シリコン基板１の上にド
ライ酸素雰囲気での高温酸化により、第１ゲート酸化膜
２を２０〜１００人の厚さに形成し、その上にスパッタ
リングにより酸化アルミニウム（Ａｆ２ ｏｗｌ ）３
を１０００〜２０００人形成する。
ある。同図に示すように、Ｎ型シリコン基板１の上にド
ライ酸素雰囲気での高温酸化により、第１ゲート酸化膜
２を２０〜１００人の厚さに形成し、その上にスパッタ
リングにより酸化アルミニウム（Ａｆ２ ｏｗｌ ）３
を１０００〜２０００人形成する。
この場合、酸化アルミニウムをターゲットとした交流ス
パッタリング法が利用される。
パッタリング法が利用される。
その上で、ホトリソグラフィ技術およびリン酸（Ｈ３Ｐ
Ｏ３）エツチングで前記酸化アルミニウムをパターン形
成して浮遊ゲートとしての第１ゲート電極３を形成する
。また、この第１ゲート電極３をマスクとしてＰ゛型ソ
ース層４．Ｐ＋型１１４７層５をイオン注入によりＮ型
シリコン基板１に形成する。さらに、全面に第２ゲート
酸化膜６をＣＶＤ法により形成し、またその上にポリシ
リコンを形成し、これをホトリソグラフィ技術を用いて
イオンドライエツチングしてパターン形成し、コントロ
ールゲートとしての第２ゲート電極７を形成する。
Ｏ３）エツチングで前記酸化アルミニウムをパターン形
成して浮遊ゲートとしての第１ゲート電極３を形成する
。また、この第１ゲート電極３をマスクとしてＰ゛型ソ
ース層４．Ｐ＋型１１４７層５をイオン注入によりＮ型
シリコン基板１に形成する。さらに、全面に第２ゲート
酸化膜６をＣＶＤ法により形成し、またその上にポリシ
リコンを形成し、これをホトリソグラフィ技術を用いて
イオンドライエツチングしてパターン形成し、コントロ
ールゲートとしての第２ゲート電極７を形成する。
なお、図示は省略するが、その上に保護膜等の絶縁膜を
形成することは言うまでもない。
形成することは言うまでもない。
このように第１ゲート電極３を酸化アルミニウムで構成
することにより、ドレイン接合のなだれ降伏により電子
を第１ゲート電極３にトラップする時に、酸化アルミニ
ウム中のトラップ準位および酸化アルミニウムとゲート
酸化膜界面の界面準位にも電子を捕獲することができる
ようになり、第１ゲート電極３が従来のポリシリコンで
構成されたものよりも、数倍のフラットバンドボルテー
ジの変化量が得られ、より多くの電子をトラップするこ
とができる。
することにより、ドレイン接合のなだれ降伏により電子
を第１ゲート電極３にトラップする時に、酸化アルミニ
ウム中のトラップ準位および酸化アルミニウムとゲート
酸化膜界面の界面準位にも電子を捕獲することができる
ようになり、第１ゲート電極３が従来のポリシリコンで
構成されたものよりも、数倍のフラットバンドボルテー
ジの変化量が得られ、より多くの電子をトラップするこ
とができる。
また、酸化アルミニウムが第１および第２のゲート酸化
膜２．６で被覆されるため、金属−金属酸化膜界面の不
安定性が無視でき、所定の浮遊ゲート電荷量を得るため
のゲート面積が、従来のポリシリコンで構成されたもの
に比較して小さくでき、ゲート面積の縮小化を図ること
ができる。
膜２．６で被覆されるため、金属−金属酸化膜界面の不
安定性が無視でき、所定の浮遊ゲート電荷量を得るため
のゲート面積が、従来のポリシリコンで構成されたもの
に比較して小さくでき、ゲート面積の縮小化を図ること
ができる。
なお、本発明の半導体記憶装置の製造に際しては、次の
ような工程を利用してもよい。
ような工程を利用してもよい。
すなわち、第１図と構造は同一であるが、Ｎ型シリコン
基板１にホトリソグラフィ技術を用いた不純物拡散法に
よりＰ゛型ソース層４．Ｐ゛型ドレイン層５を形成した
上で、ドライ酸素雰囲気の高温酸化により第１ゲート酸
化膜２を２０〜１００人の厚さに形成し、この上に酸化
アルミニウムをターゲットとした交流スパッタリングに
より酸化アルミニウムを１０００〜２０００人堆積させ
、ホトリソグラフィ技術およびリン酸エツチングにより
パターン形成して第１ゲート電極３を形成する。その後
、第２ゲート酸化膜６をＣＶＤ法により形成し、またそ
の上にアルミニウムを真空蒸着法により形成し、これを
ホトリソグラフィ技術によりパターン形成して第２ゲー
ト電極７を形成する。
基板１にホトリソグラフィ技術を用いた不純物拡散法に
よりＰ゛型ソース層４．Ｐ゛型ドレイン層５を形成した
上で、ドライ酸素雰囲気の高温酸化により第１ゲート酸
化膜２を２０〜１００人の厚さに形成し、この上に酸化
アルミニウムをターゲットとした交流スパッタリングに
より酸化アルミニウムを１０００〜２０００人堆積させ
、ホトリソグラフィ技術およびリン酸エツチングにより
パターン形成して第１ゲート電極３を形成する。その後
、第２ゲート酸化膜６をＣＶＤ法により形成し、またそ
の上にアルミニウムを真空蒸着法により形成し、これを
ホトリソグラフィ技術によりパターン形成して第２ゲー
ト電極７を形成する。
この製造方法では、第２ゲート電極７をアルミニウムで
形成することにより、本発明をアルミニウムゲートプロ
セスで容易に実施することができる。
形成することにより、本発明をアルミニウムゲートプロ
セスで容易に実施することができる。
以上説明したように本発明は、浮遊ゲートとしての第１
ゲート電極を金属酸化物で構成することにより、金属酸
化物中のトラップ本位および金属酸化物とゲート酸化膜
の界面の界面単位にも電子を捕獲できるようになり、所
要の浮遊ゲート電荷量を得てメモリの書込みを行う際の
エネルギを浮遊ゲートにポリシリコンを用いたものに比
較して小さくすることができる。また、同等の浮遊ゲー
ト電荷量を得るためのゲート面積を小さくすることもで
きる効果がある。
ゲート電極を金属酸化物で構成することにより、金属酸
化物中のトラップ本位および金属酸化物とゲート酸化膜
の界面の界面単位にも電子を捕獲できるようになり、所
要の浮遊ゲート電荷量を得てメモリの書込みを行う際の
エネルギを浮遊ゲートにポリシリコンを用いたものに比
較して小さくすることができる。また、同等の浮遊ゲー
ト電荷量を得るためのゲート面積を小さくすることもで
きる効果がある。
第１図は本発明の半導体記憶装置の断面図、第２図は従
来の半導体記憶装置の断面図である。 １・・・Ｎ型シリコン基板、２・・・第１ゲート酸化膜
、３・・・第１ゲート電極（酸化アルミニウム）、４・
・・Ｐ゛型ソース層、５・・・Ｐ゛型ドレイン層、６・
・・第２ゲート酸化膜、７・・・第２ゲート電極、１１
・・・Ｎ型半導体基板、１２・・・第１ゲート酸化膜、
１３・・・第１ゲート電極（ポリシリコン）、１４・・
・Ｐ゛ソース層１５・・・Ｐ゛ ドレイン層、１６・・
・第２ゲート酸化膜、】７・・・第２ゲート電極。
来の半導体記憶装置の断面図である。 １・・・Ｎ型シリコン基板、２・・・第１ゲート酸化膜
、３・・・第１ゲート電極（酸化アルミニウム）、４・
・・Ｐ゛型ソース層、５・・・Ｐ゛型ドレイン層、６・
・・第２ゲート酸化膜、７・・・第２ゲート電極、１１
・・・Ｎ型半導体基板、１２・・・第１ゲート酸化膜、
１３・・・第１ゲート電極（ポリシリコン）、１４・・
・Ｐ゛ソース層１５・・・Ｐ゛ ドレイン層、１６・・
・第２ゲート酸化膜、】７・・・第２ゲート電極。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に第１ゲート酸化膜を介して形成され
た浮遊ゲートとしての第１ゲート電極と、この第１ゲー
ト電極上に第２ゲート酸化膜を介して形成されたコント
ロールゲートとしての第２ゲート電極とを備える電界効
果トランジスタ構成の半導体記憶装置において、前記第
１ゲート電極を金属酸化物で構成したことを特徴とする
半導体記憶装置。 ２、第１ゲート電極が酸化アルミニウムであり、第２ゲ
ート電極がポリシリコンまたはアルミニウムである特許
請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33653790A JPH04206777A (ja) | 1990-11-30 | 1990-11-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33653790A JPH04206777A (ja) | 1990-11-30 | 1990-11-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206777A true JPH04206777A (ja) | 1992-07-28 |
Family
ID=18300162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33653790A Pending JPH04206777A (ja) | 1990-11-30 | 1990-11-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206777A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449941A (en) * | 1991-10-29 | 1995-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US6677640B1 (en) * | 2000-03-01 | 2004-01-13 | Micron Technology, Inc. | Memory cell with tight coupling |
| JP2005136426A (ja) * | 2003-10-30 | 2005-05-26 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ素子及びその製造方法 |
-
1990
- 1990-11-30 JP JP33653790A patent/JPH04206777A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449941A (en) * | 1991-10-29 | 1995-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US5629222A (en) * | 1991-10-29 | 1997-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming semiconductor memory device by selectively forming an insulating film on the drain region |
| US6677640B1 (en) * | 2000-03-01 | 2004-01-13 | Micron Technology, Inc. | Memory cell with tight coupling |
| US7241661B2 (en) | 2000-03-01 | 2007-07-10 | Micron Technology, Inc. | Method of forming a coupling dielectric Ta2O5 in a memory device |
| JP2005136426A (ja) * | 2003-10-30 | 2005-05-26 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ素子及びその製造方法 |
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