JPS6143484A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
- Publication number
- JPS6143484A JPS6143484A JP59166705A JP16670584A JPS6143484A JP S6143484 A JPS6143484 A JP S6143484A JP 59166705 A JP59166705 A JP 59166705A JP 16670584 A JP16670584 A JP 16670584A JP S6143484 A JPS6143484 A JP S6143484A
- Authority
- JP
- Japan
- Prior art keywords
- mask layer
- electrode
- forming
- window
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の電極の形成方法に係り、特に、
電界効果トランジスタ（ＦＥＩＴ）のゲート電極などに
用いられる「きのこ」形電極の形成方法の改良に関する
ものである。
電界効果トランジスタ（ＦＥＩＴ）のゲート電極などに
用いられる「きのこ」形電極の形成方法の改良に関する
ものである。
第１図は横方同エツチングプロセスを用いた従来のきの
こ形電極の形成方法を説明するためにその主要段階にお
ける状態を示す断面図で、まず、第１図Ａに示すようＶ
Ｃ１半導体基板（１）の上に互いに異質の第１の金属層
（２）および第２の金属層（３）を形成する。次に、第
１図Ｂに示すように、その上にレジストを塗布し、写真
食刻技術によってバター二／グを施してレジスト薄膜マ
スク（４）を形成する。つづいて、第１図Ｃに示すよう
に、このレジスト薄膜マスク（４）を介して第１の金属
層（２）および第２の金属層（３）にエツチングを施し
、第１の金属層パターン仇）および第２の金属！−ハタ
ーン（３ａ）を形成したのち、＠１図りに示すように、
レジスト薄膜マスク（４）を除去する。そして、第１図
Ｅに示すように、第１の金属層パターン（２ａ）のエツ
チング速度に比べて第２の金属層パターン（３ａ）のエ
ツチング速度が非常に小さいか、またはまったくエツチ
ングでれないエツチング方式で第１の金属層パターン（
２ａ）に横方向エツチングを施して第１の金蛎電極Ｍ
（２ｂ）を形成し、第２の金属層パターン（３ａ）とで
きのこ形電極が完成する。（５）はこの電極の半導体基
板（１）の表面との接触面で、その幅がＬである。
こ形電極の形成方法を説明するためにその主要段階にお
ける状態を示す断面図で、まず、第１図Ａに示すようＶ
Ｃ１半導体基板（１）の上に互いに異質の第１の金属層
（２）および第２の金属層（３）を形成する。次に、第
１図Ｂに示すように、その上にレジストを塗布し、写真
食刻技術によってバター二／グを施してレジスト薄膜マ
スク（４）を形成する。つづいて、第１図Ｃに示すよう
に、このレジスト薄膜マスク（４）を介して第１の金属
層（２）および第２の金属層（３）にエツチングを施し
、第１の金属層パターン仇）および第２の金属！−ハタ
ーン（３ａ）を形成したのち、＠１図りに示すように、
レジスト薄膜マスク（４）を除去する。そして、第１図
Ｅに示すように、第１の金属層パターン（２ａ）のエツ
チング速度に比べて第２の金属層パターン（３ａ）のエ
ツチング速度が非常に小さいか、またはまったくエツチ
ングでれないエツチング方式で第１の金属層パターン（
２ａ）に横方向エツチングを施して第１の金蛎電極Ｍ
（２ｂ）を形成し、第２の金属層パターン（３ａ）とで
きのこ形電極が完成する。（５）はこの電極の半導体基
板（１）の表面との接触面で、その幅がＬである。
ところが、上述の従来の方法では、第１の金属層の横力
同エツチングによって電極幅Ｌ （ＦＥＴのゲート？ｌ
Ｃ極の場合にはゲート長）を決定しているが、この横方
向エツチングはエツチング速度の制御が困難で、半導体
基板相互間は勿論、同一基板内においても位置によって
エツチングのばらつきが大きい。
同エツチングによって電極幅Ｌ （ＦＥＴのゲート？ｌ
Ｃ極の場合にはゲート長）を決定しているが、この横方
向エツチングはエツチング速度の制御が困難で、半導体
基板相互間は勿論、同一基板内においても位置によって
エツチングのばらつきが大きい。
従って、Ｆ訂のゲート′ｌａ極の場合はそのゲーｉ・長
にばらつきを生じることになる。これは周知の、ｉ：５
にＦＥＴの電気的特性、特にトランスコンダクタンスも
及び１ｊ！１和ドレ・丁／颯流ＩＤ５ｉ１に大きい影響
を与え再現性が悪くなる。
にばらつきを生じることになる。これは周知の、ｉ：５
にＦＥＴの電気的特性、特にトランスコンダクタンスも
及び１ｊ！１和ドレ・丁／颯流ＩＤ５ｉ１に大きい影響
を与え再現性が悪くなる。
虹に、ｒ′Ａ方回工２ンチングの特殊（生によって、甫
１の金４ ％ ｊ；・よひ第２の金属層に用いる金属の
４頑、並びにエツチング方法に伺約忙生じ、また工程も
よ准になり、ｉｌｌ 第９ ｂ ｆミもむつかし〜八と
いう・入点がｂっだ。
１の金４ ％ ｊ；・よひ第２の金属層に用いる金属の
４頑、並びにエツチング方法に伺約忙生じ、また工程も
よ准になり、ｉｌｌ 第９ ｂ ｆミもむつかし〜八と
いう・入点がｂっだ。
この発明に以上のような点に鑑みてなされたもので、レ
ジストを２＃１こ用いるのみで、２層金属層も、横方向
エッチンググａセスも用いることなく、単層なエツチン
グ方法できのこ形電極を形成でざる方法を提供中るもの
である。
ジストを２＃１こ用いるのみで、２層金属層も、横方向
エッチンググａセスも用いることなく、単層なエツチン
グ方法できのこ形電極を形成でざる方法を提供中るもの
である。
〔発明の？ミＩＪ１例〕
第２図はこの祐明の一実施例を説明するために、その主
要段階における状態を示す断面図で、まず第２図Ａに示
すように半導体基板（１）の上に第１のレジスト＋！
（６）を形成し、写真食刻技術によって幅Ｌ（１）窓（
７） （＋−形成する０次に、第２図Ｂに示すように、
１″ｉ；（ノラズマぶ囲気中でアニーリングするか、ま
たンよ高＠酸素雰囲気中で１ンシングすることによつ？
、４１のレジスト膜（６）の窓（７ンの周縁のエツジ
（８）に丸みをつける。次に第２図Ｃに示すように、窓
（７）の中を含めて第１のレジスト膜（６）の上に金属
層（９）を形成する。つついて、その上に４２図りに示
すよって所要パン′−ンの錫２のレジスト膜αりを形成
（−１この第２のレジスト＝ｑ ｕｃｐ ｔマスクとじ
てｔａｚ図Ｅに示すように、金属層（９）にエツチング
を・施して金ｒＡ’ＦＩｔ＠Ｃ９ｎ）を形成した後に、
第２図Ｆに示すように第１のレジスト膜（６）及び第２
゛のレジスト膜αりを除去してきのこ形金属電極（９ａ
）は完成する０ このきのこ形＠極の形成方法はＦＥＴのゲート電極の形
成方法として好適であることは言う°までもあるまい。
要段階における状態を示す断面図で、まず第２図Ａに示
すように半導体基板（１）の上に第１のレジスト＋！
（６）を形成し、写真食刻技術によって幅Ｌ（１）窓（
７） （＋−形成する０次に、第２図Ｂに示すように、
１″ｉ；（ノラズマぶ囲気中でアニーリングするか、ま
たンよ高＠酸素雰囲気中で１ンシングすることによつ？
、４１のレジスト膜（６）の窓（７ンの周縁のエツジ
（８）に丸みをつける。次に第２図Ｃに示すように、窓
（７）の中を含めて第１のレジスト膜（６）の上に金属
層（９）を形成する。つついて、その上に４２図りに示
すよって所要パン′−ンの錫２のレジスト膜αりを形成
（−１この第２のレジスト＝ｑ ｕｃｐ ｔマスクとじ
てｔａｚ図Ｅに示すように、金属層（９）にエツチング
を・施して金ｒＡ’ＦＩｔ＠Ｃ９ｎ）を形成した後に、
第２図Ｆに示すように第１のレジスト膜（６）及び第２
゛のレジスト膜αりを除去してきのこ形金属電極（９ａ
）は完成する０ このきのこ形＠極の形成方法はＦＥＴのゲート電極の形
成方法として好適であることは言う°までもあるまい。
なお、上記実施例ではマスク材としてレジストを用いた
が、酸化シリコン（Ｓ １Ｏ２）、窒化シリコン（Ｓｉ
ｌＮ４）などの絶縁物を用いてもよく、また、′ＩＩ＆
極の構成材も単層の金４層に限らず、その他の導゛成体
／Ｖまたは導電体膜と絶縁膜との捗層構造の電極用層状
体であってもよい。更にｄ極は半導体基体の表面に直接
接するように形成するとは限らず、一層またはそれ以上
の絶縁薄膜を介して接するように形成してもよい。
が、酸化シリコン（Ｓ １Ｏ２）、窒化シリコン（Ｓｉ
ｌＮ４）などの絶縁物を用いてもよく、また、′ＩＩ＆
極の構成材も単層の金４層に限らず、その他の導゛成体
／Ｖまたは導電体膜と絶縁膜との捗層構造の電極用層状
体であってもよい。更にｄ極は半導体基体の表面に直接
接するように形成するとは限らず、一層またはそれ以上
の絶縁薄膜を介して接するように形成してもよい。
以上説明し７ｔように、この発明の方法によ−１ば、１
図のエツチングのみで、しかも横方向エツチングという
特殊な方法を用いることなく、きのこ形電極を形成する
ことができる。従って、電極を構成する材料及びエツチ
ング方法についての１「１ｊ約は殆んど解消し、電極の
形成は極めて容易になる。
図のエツチングのみで、しかも横方向エツチングという
特殊な方法を用いることなく、きのこ形電極を形成する
ことができる。従って、電極を構成する材料及びエツチ
ング方法についての１「１ｊ約は殆んど解消し、電極の
形成は極めて容易になる。
また、第１のマスク層に形成する窓の寸法で電極幅（Ｆ
ＥＴのゲート電極の場合はゲート長）が決められるので
、その再現性は極めて良好である。しかもその電極の幅
および形状を工程の途中において確認することができる
。更に電極構成材層のパターニングのためのエツチング
液またはガスなどは第１のマスク層の存在によって半導
体基板には接触せず、半導体基板表面に悪影響を与える
のも防止できる。
ＥＴのゲート電極の場合はゲート長）が決められるので
、その再現性は極めて良好である。しかもその電極の幅
および形状を工程の途中において確認することができる
。更に電極構成材層のパターニングのためのエツチング
液またはガスなどは第１のマスク層の存在によって半導
体基板には接触せず、半導体基板表面に悪影響を与える
のも防止できる。
第１図は従来のきのこ形電極形成方法を説明するために
その主要段階における状態を示す断面図、第２図はこの
発明の一実施例を説明するためにその主要段階における
状態を示す断面図である。 図において、（１）は半導体基板、（６）は第１のマス
ク層（第１のレジスト膜） 、（７）は窓、（８）は窓
（７）の周縁部、（９）は電極構成材層（全屈層）、（
９ａ）は電極、αｑは第２のマスク層（第２のレジスト
膜）である。 なお、図中同一符号は同一または相当部分を示ず０
その主要段階における状態を示す断面図、第２図はこの
発明の一実施例を説明するためにその主要段階における
状態を示す断面図である。 図において、（１）は半導体基板、（６）は第１のマス
ク層（第１のレジスト膜） 、（７）は窓、（８）は窓
（７）の周縁部、（９）は電極構成材層（全屈層）、（
９ａ）は電極、αｑは第２のマスク層（第２のレジスト
膜）である。 なお、図中同一符号は同一または相当部分を示ず０
Claims (4)
- （１）半導体基板上に第１のマスク層を形成し、これに
所望寸法の窓を開ける第１の工程、上記窓の周縁のエッ
ジ部に丸みをもたせる第２の工程、上記第２の工程を経
た窓の内部を含めて上記第１のマスク層の上に電極構成
材層を形成する第３の工程、上記電極構成材層の上に第
２のマスク層を形成し、これに上記窓の上記寸法より大
きくかつ上記窓の上を完全に覆うようにパターニングを
施す第４の工程、この第４の工程を経た上記第２のマス
ク層を介して上記電極構成材層にエッチングを施す第５
の工程及び上記第１のマスク層と第２のマスク層とを除
去する第６の工程を備えた半導体装置の電極形成方法。 - （２）第１のマスク層にホトレジスト材を用い、第２の
工程において、酸素プラズマ雰囲気中でアッシングする
ことによつて上記第１のマスク層の窓の周縁のエッジ部
に丸みをもたせることを特徴とする特許請求の範囲第１
項記載の半導体装置の電極形成方法。 - （３）第１のマスク層にホトレジスト材を用い、第２の
工程において高温の酸素雰囲気中に所要時間放置するこ
とによつて、上記第１のマスク層の窓の周縁のエッジ部
に丸みをもたせることを特徴とする特許請求の範囲第１
項記載の半導体装置の電極形成方法。 - （４）第１のマスク層は半導体基板上に絶縁薄膜を介し
て形成することを特徴とする特許請求の範囲第１項ない
し第３項のいずれかに記載の半導体装置の電極形成方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166705A JPS6143484A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166705A JPS6143484A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143484A true JPS6143484A (ja) | 1986-03-03 |
Family
ID=15836228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166705A Pending JPS6143484A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143484A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0538376U (ja) * | 1991-10-25 | 1993-05-25 | シーケーデイ株式会社 | 流動物供給用ローラポンプ |
| JPH06260509A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
| JPH07120280A (ja) * | 1993-10-20 | 1995-05-12 | Gakunan Koki Kk | 道路区画線用ペイントマ−カ−における使用ペイント計量装置 |
-
1984
- 1984-08-07 JP JP59166705A patent/JPS6143484A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0538376U (ja) * | 1991-10-25 | 1993-05-25 | シーケーデイ株式会社 | 流動物供給用ローラポンプ |
| JPH06260509A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
| JPH07120280A (ja) * | 1993-10-20 | 1995-05-12 | Gakunan Koki Kk | 道路区画線用ペイントマ−カ−における使用ペイント計量装置 |
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