JPH04206852A - Ｃｍｏｓ集積回路のレイアウト方法 - Google Patents
Ｃｍｏｓ集積回路のレイアウト方法Info
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- JPH04206852A JPH04206852A JP2338090A JP33809090A JPH04206852A JP H04206852 A JPH04206852 A JP H04206852A JP 2338090 A JP2338090 A JP 2338090A JP 33809090 A JP33809090 A JP 33809090A JP H04206852 A JPH04206852 A JP H04206852A
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- power supply
- integrated circuit
- signal lines
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（よ ＣＭＯＳ集積回路のレイアウト方法に係わ
り、特に配線領域を設けずとも半導体基板全体に回路素
子を配置することを可能にするための電源供給線及び信
号線のレイアウト方法に関する。
り、特に配線領域を設けずとも半導体基板全体に回路素
子を配置することを可能にするための電源供給線及び信
号線のレイアウト方法に関する。
従来の技術
これまで、 ６４ピツｌ□ Ｍ Ｐ Ｕや］ ６ Ｍビ
ットＤＲＡ Ｍのような非常に大規模な半導体集積回路
（よ限られたチップ面積内にできるたけ多くの素子を集
積することにより開発されている。従来、 この集積度
の向−」二は主にレイアウト設計時に使用するデザイン
ルールの縮小により達成されており、 レイアラＩ・方
法の改善はあまりなされていなかったのか現状である。
ットＤＲＡ Ｍのような非常に大規模な半導体集積回路
（よ限られたチップ面積内にできるたけ多くの素子を集
積することにより開発されている。従来、 この集積度
の向−」二は主にレイアウト設計時に使用するデザイン
ルールの縮小により達成されており、 レイアラＩ・方
法の改善はあまりなされていなかったのか現状である。
第５図（よ この従来のレイアウト設計時によってレイ
アウトされた二層のメタル配線層を有するＣＭＯＳ集積
回路の上面は 第６図は第５図のＡＢ線による断面図を
示すものである。
アウトされた二層のメタル配線層を有するＣＭＯＳ集積
回路の上面は 第６図は第５図のＡＢ線による断面図を
示すものである。
１１（訳 ＰＭＯＳ−ＦＥＴ領域で手前から奥に向かっ
て、ソース・ドレイン領域１１ａ、ポリシリコンチー１
□ ］ ］ ｂ及びＮウェルｌｌｃからなる２ＭＯ８−
ＦＥＴ群か配置されている。 １２は、Ｎ Ｍ Ｏ８−
ＦＥ Ｔ領域でＴ前から奥に向かって、ソース・ドレイ
ン領域１．２ ａ、ポリシリコンチー１−１２ ｂ及び
Ｐウェル１２ｃからなるＮＭＯ８−ＦＥＴ群が配置され
ている。 １１と１２を合わせてＭ ＯＳ −、−Ｆ
Ｅ Ｔ領域１３とする。又、 １５はシリコン基板、
１６は分割領域 １７は素子と第１層メタル間の層間絶
縁膜である。２１は電源電圧Ｖｃｃの電源供給線（ｖＣ
Ｃ線）、 ２２は基糸電圧Ｖｓｓの電源供給線（、Ｖｓ
ｓ線）であり、同一の配線層である第一層目のメタル配
線層を用いて各々手前から奥に向かって配線しである。
て、ソース・ドレイン領域１１ａ、ポリシリコンチー１
□ ］ ］ ｂ及びＮウェルｌｌｃからなる２ＭＯ８−
ＦＥＴ群か配置されている。 １２は、Ｎ Ｍ Ｏ８−
ＦＥ Ｔ領域でＴ前から奥に向かって、ソース・ドレイ
ン領域１．２ ａ、ポリシリコンチー１−１２ ｂ及び
Ｐウェル１２ｃからなるＮＭＯ８−ＦＥＴ群が配置され
ている。 １１と１２を合わせてＭ ＯＳ −、−Ｆ
Ｅ Ｔ領域１３とする。又、 １５はシリコン基板、
１６は分割領域 １７は素子と第１層メタル間の層間絶
縁膜である。２１は電源電圧Ｖｃｃの電源供給線（ｖＣ
Ｃ線）、 ２２は基糸電圧Ｖｓｓの電源供給線（、Ｖｓ
ｓ線）であり、同一の配線層である第一層目のメタル配
線層を用いて各々手前から奥に向かって配線しである。
又 ２６は第１層メタルと第２層メタル間の層間絶縁膜
である。
である。
３１はＭ ＯＳ −Ｆ Ｅ ’Ｉ”領域１３内の隣接し
たＦＥＴ間の信号伝達に用いられる信号線で、前記領域
内で第一層目のメタル配線層を用いて手前から奥にある
いは右から左に向かって配線しである。 ３２はＭ Ｏ
Ｓ−Ｆ Ｅ Ｔ領域１３と外部との間の信号伝達に用い
られる信号線で、前記Ｍ ＯＳ −Ｆ Ｅ Ｉ”領域１
３と配線領域１４開で第二層目のメタル配線層を用いて
右から左に向かって配線しである。
たＦＥＴ間の信号伝達に用いられる信号線で、前記領域
内で第一層目のメタル配線層を用いて手前から奥にある
いは右から左に向かって配線しである。 ３２はＭ Ｏ
Ｓ−Ｆ Ｅ Ｔ領域１３と外部との間の信号伝達に用い
られる信号線で、前記Ｍ ＯＳ −Ｆ Ｅ Ｉ”領域１
３と配線領域１４開で第二層目のメタル配線層を用いて
右から左に向かって配線しである。
３３はＭ ＯＳ−Ｆ Ｅ Ｔ領域１３内の隔離したＦＥ
Ｔ間あるいは前記ＭＯ８−ＦＥＴ領域１３と他のＭ Ｏ
Ｓ−Ｆ Ｅ Ｔ領域間の信号伝達に用いられる信号線で
、前記配線領域１４内で第一層目のメタル配線層を用い
て手前から奥に向かって配線してあり、前記信号線３２
と接続される。
Ｔ間あるいは前記ＭＯ８−ＦＥＴ領域１３と他のＭ Ｏ
Ｓ−Ｆ Ｅ Ｔ領域間の信号伝達に用いられる信号線で
、前記配線領域１４内で第一層目のメタル配線層を用い
て手前から奥に向かって配線してあり、前記信号線３２
と接続される。
以上のように従来のレイアウト方法によって描成された
ＣＭＯＳ集積回路において（よ ＭＯＳ−ＦＥＴ領域１
３と配線領域１４とを分離しているためそれぞれの領域
内で素子の配置、信号線の引き回し及び素子と信号線や
信号線と信号線の接続などの自由度が高いレイアウトが
可能となっており、 レイアウト期間か短くてすむ点な
ど有利な点か多い。
ＣＭＯＳ集積回路において（よ ＭＯＳ−ＦＥＴ領域１
３と配線領域１４とを分離しているためそれぞれの領域
内で素子の配置、信号線の引き回し及び素子と信号線や
信号線と信号線の接続などの自由度が高いレイアウトが
可能となっており、 レイアウト期間か短くてすむ点な
ど有利な点か多い。
発明が解決しようとする課題
しかしながら前記のようなレイアウト方法で（よ同一の
配線層に電源供給線（Ｖ ｃｃ線及びＶｓｓ線）を設け
たたべ 信号線の配線領域を確保する必要があった ま
た次世代のデバイスである６４ＭビットＤ ＲＡ、 Ｍ
に代表されるようなさらに非常に大規模な集積回路にな
るにつれて、素子数や信号線数の増加に伴って、 レイ
アラＩ・設計時のデザインルールの縮小等ではデバイス
のチップ面積を小面積に維持することが非常に困難とな
っている。またこのことによって様々な問題が生じてき
ている。
配線層に電源供給線（Ｖ ｃｃ線及びＶｓｓ線）を設け
たたべ 信号線の配線領域を確保する必要があった ま
た次世代のデバイスである６４ＭビットＤ ＲＡ、 Ｍ
に代表されるようなさらに非常に大規模な集積回路にな
るにつれて、素子数や信号線数の増加に伴って、 レイ
アラＩ・設計時のデザインルールの縮小等ではデバイス
のチップ面積を小面積に維持することが非常に困難とな
っている。またこのことによって様々な問題が生じてき
ている。
例えは チップ面積の増大により信号線の配線長が増加
することによる信号間のタイミングのずれ（スキュー）
の間肌 パッケージ等の外的要因からチップ面積を必要
以上に増加させないようにするために電源供給線の配線
幅を十分に確保することかできずミ しかも以前よりも
配線長が増加することによって電源供給線のインピーダ
ンスが大きくなることによる電源電圧のドロップや基（
ｌｌ（電圧の浮き等の間逓 レイアウト設計時のデザイ
ンルールの縮小により信号線の間隔が狭くなることによ
る信号線間の相互干渉の問題などである。これらの問題
は 今後のＭＯ３集積回路の高集積化にマイナスとなる
。
することによる信号間のタイミングのずれ（スキュー）
の間肌 パッケージ等の外的要因からチップ面積を必要
以上に増加させないようにするために電源供給線の配線
幅を十分に確保することかできずミ しかも以前よりも
配線長が増加することによって電源供給線のインピーダ
ンスが大きくなることによる電源電圧のドロップや基（
ｌｌ（電圧の浮き等の間逓 レイアウト設計時のデザイ
ンルールの縮小により信号線の間隔が狭くなることによ
る信号線間の相互干渉の問題などである。これらの問題
は 今後のＭＯ３集積回路の高集積化にマイナスとなる
。
本発明はかかる点に鑑７＊ ＭＯ３集積回路の機能を
低下させ１″′、かつ高集積化することのできるＣＭＯ
Ｓ集積回路のレイアウト方法を提供することを目的とす
る。
低下させ１″′、かつ高集積化することのできるＣＭＯ
Ｓ集積回路のレイアウト方法を提供することを目的とす
る。
課題を解決するための手段
本発明のＣＭＯＳ集積回路のレイアウト方法（よ二層の
メタル配線層を有するＣＭＯＳ集積回路の各メタル配線
層に対して、一方の配線層に電源電圧Ｖｃｃの電源供給
線（ＶＣＣ線）及び第１の信号線皿 他方の配線層に基
準電圧Ｖｓｓの電源供給線（Ｖｓｓ線）及び第２の信号
線群を割り振り、配線領域を設けないことを特徴とする
。
メタル配線層を有するＣＭＯＳ集積回路の各メタル配線
層に対して、一方の配線層に電源電圧Ｖｃｃの電源供給
線（ＶＣＣ線）及び第１の信号線皿 他方の配線層に基
準電圧Ｖｓｓの電源供給線（Ｖｓｓ線）及び第２の信号
線群を割り振り、配線領域を設けないことを特徴とする
。
また本発明は上記方法において、まず各メタル配線層に
対して割り振られた第１、第２の信号線群の１ノま 一
方の信号線群はＣＭＯＳ集積回路の各回路ブロック間の
信号線（グローバル信号線）群とし 他方の信号線群は
ＣＭ ＯＳ集積回路の各回路ブロック内の回路素子間の
信号線（ローカル信号線）群及び回路素子内のイ言号線
群とする方法や、さらに前記各メタル配線層に対して割
り振られた信号線のうち回路素子内の信号線群の配線層
をポリサイド配線層とする方法や、最後に半導体基板全
体にＰＭＯＳ−ＦＥＴ領域とＮＭＯＳ−ＦＥＴ領域を設
（す、各メタル配線層に対して割り振られた前記電源供
給線のうち、Ｖｃｃ線をＰＭＯＳ−ＦＥＴ領域上ｉ、：
、Ｖｓｓ線をＮＭＯＳ−ＦＥＴ領域」−に配置し、各メ
タル配線層に対して割り振られた前記信号線群を各々の
電源供給線の下層及び−１−層に配線する方法かある。
対して割り振られた第１、第２の信号線群の１ノま 一
方の信号線群はＣＭＯＳ集積回路の各回路ブロック間の
信号線（グローバル信号線）群とし 他方の信号線群は
ＣＭ ＯＳ集積回路の各回路ブロック内の回路素子間の
信号線（ローカル信号線）群及び回路素子内のイ言号線
群とする方法や、さらに前記各メタル配線層に対して割
り振られた信号線のうち回路素子内の信号線群の配線層
をポリサイド配線層とする方法や、最後に半導体基板全
体にＰＭＯＳ−ＦＥＴ領域とＮＭＯＳ−ＦＥＴ領域を設
（す、各メタル配線層に対して割り振られた前記電源供
給線のうち、Ｖｃｃ線をＰＭＯＳ−ＦＥＴ領域上ｉ、：
、Ｖｓｓ線をＮＭＯＳ−ＦＥＴ領域」−に配置し、各メ
タル配線層に対して割り振られた前記信号線群を各々の
電源供給線の下層及び−１−層に配線する方法かある。
作用
本発明は前記した方法により、ＣＭＯＳ集積回路の各メ
タル配線層に対して電源供給線及び信号線を割り振り、
配線領域を設けないことにより、半導体基板全体にトラ
ンジスタ等の回路素子を配置可能にし集積度を上げるこ
とができる。
タル配線層に対して電源供給線及び信号線を割り振り、
配線領域を設けないことにより、半導体基板全体にトラ
ンジスタ等の回路素子を配置可能にし集積度を上げるこ
とができる。
また、各メタル配線層に対して割り振られた信号線に対
して、一方を各回路ブロック間の信号線（グローバル信
号線）群とし 他方を各回路ブロック内の回路素子間の
信号線（ローカル信号線）群及び回路素子内の信号線群
とすることにより、信号線の引き回し及び素子と信号線
や（ｉ帰線と信号線の接続などの自由度が高いレイアウ
トが可能になる。さらに前記の回路素子内の信号線群の
配線層をポリサイド配線層きすることで、より自由度が
高いレイアウトか可能になる。また 半導体基板全体に
ＰＭＯＳ−ＦＥＴ領域とＮＭＯＳ−ＦＥＴ領域を設（す
、各メタル配線層に対して割り振られた前記電源供給線
のうち、 Ｖｃｃ線をＰＭＯＳ−ＦＥＴ領域上Ｅ Ｖ
ｓｓ線をＮＭＯＩＦＥＴ領域上に配置することで電源供
給線を強化し 各メタル配線層に対して割り振られた前
記信号線群を各々の電源供給線の下層及び上層に配線す
ることで信号線の耐ノイズ性を向上させることができる
。
して、一方を各回路ブロック間の信号線（グローバル信
号線）群とし 他方を各回路ブロック内の回路素子間の
信号線（ローカル信号線）群及び回路素子内の信号線群
とすることにより、信号線の引き回し及び素子と信号線
や（ｉ帰線と信号線の接続などの自由度が高いレイアウ
トが可能になる。さらに前記の回路素子内の信号線群の
配線層をポリサイド配線層きすることで、より自由度が
高いレイアウトか可能になる。また 半導体基板全体に
ＰＭＯＳ−ＦＥＴ領域とＮＭＯＳ−ＦＥＴ領域を設（す
、各メタル配線層に対して割り振られた前記電源供給線
のうち、 Ｖｃｃ線をＰＭＯＳ−ＦＥＴ領域上Ｅ Ｖ
ｓｓ線をＮＭＯＩＦＥＴ領域上に配置することで電源供
給線を強化し 各メタル配線層に対して割り振られた前
記信号線群を各々の電源供給線の下層及び上層に配線す
ることで信号線の耐ノイズ性を向上させることができる
。
実施例
（実施例１）
本発明の実施例を図面を用いて説明する。
第１図は本発明の第１の実施例におけるレイアウト方法
によってレイアウトされた二層のメタル配線層を有する
ＣＭＯＳ集積回路の上面は 第２図は第１図のＡＢ線に
よる断面図を示すものである。
によってレイアウトされた二層のメタル配線層を有する
ＣＭＯＳ集積回路の上面は 第２図は第１図のＡＢ線に
よる断面図を示すものである。
１１（ム 第５図と同様なＰＭＯＳ−ＦＥＴからなるＰ
Ｍ ＯＳ −Ｆ Ｅ Ｔ領域であり、手前から奥に向
かってＰＭＯＳ−ＦＥＴ群が配置されている。
Ｍ ＯＳ −Ｆ Ｅ Ｔ領域であり、手前から奥に向
かってＰＭＯＳ−ＦＥＴ群が配置されている。
１２（よ 第５図と同様なＮＭＯＳ−ＦＥＴからなるＮ
ＭＯ８−ＦＥＴ領域であり、手前から奥に向かってＮ
Ｍ ＯＳ−Ｆ Ｅ Ｔ群が配置されている。 １１と１
２を合わぜてＭＯＳ−ＰＥＴ領域１３とする。又 １５
はシリコン基イ灰 １６は分Ｉ離領」麦１７は素子と第
１層メタル間の層間絶縁膜２６は第１層メタルと第２層
メタル間の層間絶縁膜である。
ＭＯ８−ＦＥＴ領域であり、手前から奥に向かってＮ
Ｍ ＯＳ−Ｆ Ｅ Ｔ群が配置されている。 １１と１
２を合わぜてＭＯＳ−ＰＥＴ領域１３とする。又 １５
はシリコン基イ灰 １６は分Ｉ離領」麦１７は素子と第
１層メタル間の層間絶縁膜２６は第１層メタルと第２層
メタル間の層間絶縁膜である。
２５は電源電圧Ｖｃｃの電源供給線（Ｖ ｃｃ線）であ
り、第１層メタルに設けられたＶｃｃ線２５ａと、第２
層メタルに設けられたＶｃｃ線２５ｂから構成される。
り、第１層メタルに設けられたＶｃｃ線２５ａと、第２
層メタルに設けられたＶｃｃ線２５ｂから構成される。
Ｖｃｃ線２５ｂは第二層目のメタル配線層を用いて手前
から奥に向かって配線してあり、 ＦＥＴとの接続は第
一層目のメタル配線層（Ｖｃｃ線２５ａ）を介して行わ
れる。ＦＥＴとＶｃｃ線とのコンタクトホールのアスペ
クト比を低減させるために Ｖｃｃ線２５ａを設けてい
る力（必ずしもＶｃｃ線２５ａを設ける必要はなく、第
２層メタルに設けられたＶｃｃ線２５ｂたけでもよい。
から奥に向かって配線してあり、 ＦＥＴとの接続は第
一層目のメタル配線層（Ｖｃｃ線２５ａ）を介して行わ
れる。ＦＥＴとＶｃｃ線とのコンタクトホールのアスペ
クト比を低減させるために Ｖｃｃ線２５ａを設けてい
る力（必ずしもＶｃｃ線２５ａを設ける必要はなく、第
２層メタルに設けられたＶｃｃ線２５ｂたけでもよい。
２４は基準電圧Ｖｓｓの電源供給線（Ｖｓｓ線）で、第
一層目のメタル配線層を用いて手前から奥に向かって配
線しである。
一層目のメタル配線層を用いて手前から奥に向かって配
線しである。
３４はＣＭＯＳ集積回路の各回路ブロック内の回路素子
間の信号線（ローカル信号線）群及び回路素子内の信号
線群であり、第一層目のメタル配線層を用いて手前から
奥あるいは右から左に向かって配線しである。
間の信号線（ローカル信号線）群及び回路素子内の信号
線群であり、第一層目のメタル配線層を用いて手前から
奥あるいは右から左に向かって配線しである。
３５はＣＭＯＳ集積回路の各回路ブロック間の信号線（
グローバル信号線）群であり、第二層目のメタル配線層
を用いて手前から奥に向かって配線してあり、 ＦＥＴ
との接続はＶｃｃ線と同様にして行われる。
グローバル信号線）群であり、第二層目のメタル配線層
を用いて手前から奥に向かって配線してあり、 ＦＥＴ
との接続はＶｃｃ線と同様にして行われる。
以上のようにこの実施例によればｔ ＣＭＯＳ集積回
路において第１層目にＶｓｓ線２４、第２層目にＶＣＣ
線２５ｂを設けることにより、配線領域を必要とせ咀
半導体基板全体にトランジスタ等の回路素子を配置可能
にし集積度を上げることができる。また信号線の間隔を
広くでき、信号線や電源供給線の配線長を短くでき、電
源供給線の配線幅を広げることができるので、信号線間
の相互干渉の間皿 信号間のタイミングのずれ（スキュ
ー）の問題、電源電圧のドロップや基準電圧の浮き等の
問題などの解決を図れる。
路において第１層目にＶｓｓ線２４、第２層目にＶＣＣ
線２５ｂを設けることにより、配線領域を必要とせ咀
半導体基板全体にトランジスタ等の回路素子を配置可能
にし集積度を上げることができる。また信号線の間隔を
広くでき、信号線や電源供給線の配線長を短くでき、電
源供給線の配線幅を広げることができるので、信号線間
の相互干渉の間皿 信号間のタイミングのずれ（スキュ
ー）の問題、電源電圧のドロップや基準電圧の浮き等の
問題などの解決を図れる。
な壮 本実施例では第１層目にＶｓｓ線２４、第２層目
にＶｃｃ線２５ｂを設けた力＼ 第１層目にＶｃｃ線２
５ｂ、第２層目にＶｓｓ線２４を設けてもよい。また、
第１層にローカル信号線群及び回路素子内の信号線群３
４、第２層にグローバル信号線群３５を設けため丈 同
様にそれぞれ異なる配線層に設けても良いことは言うま
でもない。
にＶｃｃ線２５ｂを設けた力＼ 第１層目にＶｃｃ線２
５ｂ、第２層目にＶｓｓ線２４を設けてもよい。また、
第１層にローカル信号線群及び回路素子内の信号線群３
４、第２層にグローバル信号線群３５を設けため丈 同
様にそれぞれ異なる配線層に設けても良いことは言うま
でもない。
（実施例２）
第３図は本発明の第２の実施例におけるレイアウト方法
によってレイアウトされた二層のメタル配線層を有する
ＣＭＯＳ集積回路の上面諷 第４図は第３図のＡ Ｂ線
による断面図を示ずものである。
によってレイアウトされた二層のメタル配線層を有する
ＣＭＯＳ集積回路の上面諷 第４図は第３図のＡ Ｂ線
による断面図を示ずものである。
まずＦＥＴは実施例１と同様に配置しである。
２３は電源電圧Ｖｃｃの電源供給線（Ｖｃｃ線）であり
、第−層目及び第二層目のメタル配線層を用いて配線し
ている。実施例１では 第１層目のメタル配線層を用い
たＶｃｃ線２５ａはＦＥＴとＶｃｃ線とのコンタクトホ
ールのアスペクト比を低減させるために用いていたため
、各回路素子上でしか配線してなかった力（本実施例で
は電源線幅の確保のため、両配線層共ＣＭＯＳ集積回路
全体に配線してあり、また第２層目のメタル配線層を用
いたＶｃｃ線について（よ ＰＭＯＳ−ＦＥＴ領域とほ
ぼ完全に重なるように各々手前から奥に向かって配線し
てあり、 ＰＭＯＳ−ＰＥＴとの接続は前記第一層目の
メタル配線層を介して行われる。
、第−層目及び第二層目のメタル配線層を用いて配線し
ている。実施例１では 第１層目のメタル配線層を用い
たＶｃｃ線２５ａはＦＥＴとＶｃｃ線とのコンタクトホ
ールのアスペクト比を低減させるために用いていたため
、各回路素子上でしか配線してなかった力（本実施例で
は電源線幅の確保のため、両配線層共ＣＭＯＳ集積回路
全体に配線してあり、また第２層目のメタル配線層を用
いたＶｃｃ線について（よ ＰＭＯＳ−ＦＥＴ領域とほ
ぼ完全に重なるように各々手前から奥に向かって配線し
てあり、 ＰＭＯＳ−ＰＥＴとの接続は前記第一層目の
メタル配線層を介して行われる。
２４は基へ（電圧Ｖｓｓの電源供給線（Ｖ’ｓｓ線）で
あり、第−層１］のメタル配線層を用いてＮＭＯＳ−Ｆ
ＥＴ領域とほぼ完全に重なるように手前から奥に向かっ
て配線しである。
あり、第−層１］のメタル配線層を用いてＮＭＯＳ−Ｆ
ＥＴ領域とほぼ完全に重なるように手前から奥に向かっ
て配線しである。
３６はＣＭＯＳ集積回路の各回路ブロック内の回路素子
内の信号線群であり、ポリザイド配線層を用いて手前か
ら奥あるいは右から左に向かって配線しである。３７は
ローカル信号線で、第一層目のメタル配線層を用いて前
記Ｖｃｃ線の下部に手前から奥に向かって配線しである
。３８はグローバル信号線で、第二層目のメタル配線層
を用いて前記、Ｖｓｓ線の上部に手前から奥に向かって
配線してあり、ＮＭＯＳ−ＦＥＴあるいは信号線３６と
の接続１ｉＶｓｓ線に接続のための空孔を開けその空孔
内に第一層目のメタル配線層を配置しこれをを介して行
われる。また３層の配線層を用いるため、層間絶縁膜も
また素子とボイザイド配線層間の層間絶縁膜１８、ポリ
ザイド配線層と第１のメタル配線層間の層間絶縁膜１９
、第一のメタル配線層と第二のメタル配線層間の層間絶
縁膜２６の３層存在する。
内の信号線群であり、ポリザイド配線層を用いて手前か
ら奥あるいは右から左に向かって配線しである。３７は
ローカル信号線で、第一層目のメタル配線層を用いて前
記Ｖｃｃ線の下部に手前から奥に向かって配線しである
。３８はグローバル信号線で、第二層目のメタル配線層
を用いて前記、Ｖｓｓ線の上部に手前から奥に向かって
配線してあり、ＮＭＯＳ−ＦＥＴあるいは信号線３６と
の接続１ｉＶｓｓ線に接続のための空孔を開けその空孔
内に第一層目のメタル配線層を配置しこれをを介して行
われる。また３層の配線層を用いるため、層間絶縁膜も
また素子とボイザイド配線層間の層間絶縁膜１８、ポリ
ザイド配線層と第１のメタル配線層間の層間絶縁膜１９
、第一のメタル配線層と第二のメタル配線層間の層間絶
縁膜２６の３層存在する。
また第５図の従来のレイアラ）・方法によってレイアウ
トされた二層のメタル配線層を有するＣＭＯＳ集積回路
と、第３図の本発明の第２の実施例におけるレイアウト
方法によってレイアウトされた二層のメタル配線層を有
するＣＭＯＳ集積回路とを比較すると、同一レイアウド
面積内に配置可能なＭＯ，５ＦＥＴの数（友 従来は４
個であるのに対して、本実施例では８個と２倍になる。
トされた二層のメタル配線層を有するＣＭＯＳ集積回路
と、第３図の本発明の第２の実施例におけるレイアウト
方法によってレイアウトされた二層のメタル配線層を有
するＣＭＯＳ集積回路とを比較すると、同一レイアウド
面積内に配置可能なＭＯ，５ＦＥＴの数（友 従来は４
個であるのに対して、本実施例では８個と２倍になる。
逆に同サイズのＭＯＳ−ＦＥＴを８個配置した場合、
レイアウト面積は従来を１．００とすると本実施例では
０．５５となり４５％縮小できる。またＶｓｓ線及びＶ
ｃｃ線の配線幅は従来をそれぞれ１．０とすると本実施
例ではそれぞれ５ 、６ ’、差７ 、５倍となる。
レイアウト面積は従来を１．００とすると本実施例では
０．５５となり４５％縮小できる。またＶｓｓ線及びＶ
ｃｃ線の配線幅は従来をそれぞれ１．０とすると本実施
例ではそれぞれ５ 、６ ’、差７ 、５倍となる。
以上のようにこの実施例によれ＋、＜ｃＭｏｓ集積回路
において、配線領域を必要とせず、半導体基板全体にト
ランジスタ等の回路素子を配置可能にし集積度を上げる
ことができる。また信号線の間隔を広くでき、信号線や
電源供給線の配線長を短くでき、電源供給線の配線幅を
広げることができるので、信号線間の相互干渉の間風
信号間のタイミングのずれ（スキュー）の問題 電源電
圧のドロップや基準電圧の浮き等の問題などの解決を図
れる。さらに信号線群３４をポリサイド配線層にするこ
とで、素子の配置、信号線の引き回し及び素子と信号線
や信号線と信号線の接続などの自由度力＼ 実施例１よ
りさらに高いレイアウトが＝Ｊ能となる。また各々の電
源供給線の下層及び上層に信号線を配線することで信号
線の耐ノイズ性を向上させることができる。
において、配線領域を必要とせず、半導体基板全体にト
ランジスタ等の回路素子を配置可能にし集積度を上げる
ことができる。また信号線の間隔を広くでき、信号線や
電源供給線の配線長を短くでき、電源供給線の配線幅を
広げることができるので、信号線間の相互干渉の間風
信号間のタイミングのずれ（スキュー）の問題 電源電
圧のドロップや基準電圧の浮き等の問題などの解決を図
れる。さらに信号線群３４をポリサイド配線層にするこ
とで、素子の配置、信号線の引き回し及び素子と信号線
や信号線と信号線の接続などの自由度力＼ 実施例１よ
りさらに高いレイアウトが＝Ｊ能となる。また各々の電
源供給線の下層及び上層に信号線を配線することで信号
線の耐ノイズ性を向上させることができる。
発明の詳細
な説明したように 本発明によれば、非常に大規模なＣ
ＭＯＳ集積回路において、配線領域を必要とせすミ 半
導体基板全体にトランジスタ等の回路素子を配置可能に
し集積度を」二けることかでき、また、各メタル配線層
に対して割り振られた信号線に対して、一方を各回路ブ
ロック間の信号線（グローバル信号線）とし 他方を各
回路ブロック内の信号線（ローカル信号線）とじ 加え
て回路素子内の信号線をポリサイド配線層とすることに
より、信号線の引き回し及び素子と信号線や信号線と信
号線の接続などの自由度が高いレイアウトが可能になる
。さらに電源供給線のうち、■ＣＣ線をＰＭＯＳ−ＦＥ
Ｔ領域」二に Ｖｓｓ線をＮＭ○５−ＰＥＴ領域上に配
置することで電源供給線を強化し 各々の電源供給線の
下層及び上層に信号線を配線することで信号線の耐ノイ
ズ性を向上させることができるレイアウト方法を提供す
ることかでき、その実用的効果は太きい。
ＭＯＳ集積回路において、配線領域を必要とせすミ 半
導体基板全体にトランジスタ等の回路素子を配置可能に
し集積度を」二けることかでき、また、各メタル配線層
に対して割り振られた信号線に対して、一方を各回路ブ
ロック間の信号線（グローバル信号線）とし 他方を各
回路ブロック内の信号線（ローカル信号線）とじ 加え
て回路素子内の信号線をポリサイド配線層とすることに
より、信号線の引き回し及び素子と信号線や信号線と信
号線の接続などの自由度が高いレイアウトが可能になる
。さらに電源供給線のうち、■ＣＣ線をＰＭＯＳ−ＦＥ
Ｔ領域」二に Ｖｓｓ線をＮＭ○５−ＰＥＴ領域上に配
置することで電源供給線を強化し 各々の電源供給線の
下層及び上層に信号線を配線することで信号線の耐ノイ
ズ性を向上させることができるレイアウト方法を提供す
ることかでき、その実用的効果は太きい。
第１図は本発明の第１の実施例におけるＣＭＯＳ集積回
路のレイアラ）・方法による二層のメタル配線層を有す
るＣＭＯＳ集積回路の」二面艮 第２図は第１図のＡ、
Ｂ線による断面図 第３図は本発明の第２の実施例に
おけるＣＭＯＳ集積回路のレイアウト方法による二層の
メタル配線層を有するＣＭＯＳ集積回路の上面は 第４
図は第３図のＡＢ線による断面皿 第５図はこの従来の
レイアウト方法によってレイアウトされた二層のメタル
配線層を有するＣＭＯＳ集積回路の上面諷 第６図は第
５図のＡＢ線による断面図である。 １１・・・Ｐ Ｍ ＯＳ −ＦＥ Ｔ領域 １２・・・
ＮＭＯ８−ＦＥＴ領域 １３・・・ＭＯＳ−ＦＥＴ領域
１４・・・配線領域 ２３・・・第−及び第二のメタ
ル配線層による電源電圧Ｖｃｃの電源供給線（Ｖｃｃ線
）、 ２４・・・第一のメタル配線層による基へＬ電圧
Ｖｓｓの電源供給線（Ｖｓｓ線）、 ２５ａ・第一のメ
タル配線層による電源電圧Ｖｃｃの電源供給線（Ｖ ｃ
ｃ線）、２５ｂ・・・第二のメタル配線層による電源電
圧Ｖｃｃの電源供給線（Ｖｃｃ線）、 ３４・・・第一
のメタル配線層によるＣＭＯＳ集積回路の各ブロック内
の回路素子間の（ローカル信号線）群及び回路素子内の
信号線脈 ３５・・・第二のメタル配線層によるＣＭＯ
Ｓ集積回路の各回路ブロック間の信号線（グローバル信
号線）群、 ３６・・・ポリサイド配線層によるＣＭＯ
Ｓ集積回路の各ブロック内の回路素子内信号線群、 ３
７・第一のメタル配線層によるローカル信号風 ３８・
・・第二のメタル配線層によるグローバル信号机
路のレイアラ）・方法による二層のメタル配線層を有す
るＣＭＯＳ集積回路の」二面艮 第２図は第１図のＡ、
Ｂ線による断面図 第３図は本発明の第２の実施例に
おけるＣＭＯＳ集積回路のレイアウト方法による二層の
メタル配線層を有するＣＭＯＳ集積回路の上面は 第４
図は第３図のＡＢ線による断面皿 第５図はこの従来の
レイアウト方法によってレイアウトされた二層のメタル
配線層を有するＣＭＯＳ集積回路の上面諷 第６図は第
５図のＡＢ線による断面図である。 １１・・・Ｐ Ｍ ＯＳ −ＦＥ Ｔ領域 １２・・・
ＮＭＯ８−ＦＥＴ領域 １３・・・ＭＯＳ−ＦＥＴ領域
１４・・・配線領域 ２３・・・第−及び第二のメタ
ル配線層による電源電圧Ｖｃｃの電源供給線（Ｖｃｃ線
）、 ２４・・・第一のメタル配線層による基へＬ電圧
Ｖｓｓの電源供給線（Ｖｓｓ線）、 ２５ａ・第一のメ
タル配線層による電源電圧Ｖｃｃの電源供給線（Ｖ ｃ
ｃ線）、２５ｂ・・・第二のメタル配線層による電源電
圧Ｖｃｃの電源供給線（Ｖｃｃ線）、 ３４・・・第一
のメタル配線層によるＣＭＯＳ集積回路の各ブロック内
の回路素子間の（ローカル信号線）群及び回路素子内の
信号線脈 ３５・・・第二のメタル配線層によるＣＭＯ
Ｓ集積回路の各回路ブロック間の信号線（グローバル信
号線）群、 ３６・・・ポリサイド配線層によるＣＭＯ
Ｓ集積回路の各ブロック内の回路素子内信号線群、 ３
７・第一のメタル配線層によるローカル信号風 ３８・
・・第二のメタル配線層によるグローバル信号机
Claims (4)
- （１）二層のメタル配線層を有するＣＭＯＳ集積回路の
各メタル配線層に対して、一方の配線層に電源電圧Ｖｃ
ｃの電源供給線（Ｖｃｃ線）及び第１の信号線群、他方
の配線層に基準電圧Ｖｓｓの電源供給線（Ｖｓｓ線）及
び第２の信号線群を割り振り、配線領域を設けずとも半
導体基板全体に回路素子を配置可能にしたことを特徴と
するＣＭＯＳ集積回路のレイアウト方法。 - （２）請求項１記載の第１、第２の信号線群の内、一方
の信号線群はＣＭＯＳ集積回路の各回路ブロック間の信
号線（グローバル信号線）群とし、他方の信号線群はＣ
ＭＯＳ集積回路の各回路ブロック内の回路素子間の信号
線（ローカル信号線）群及び回路素子内の信号線群とす
ることを特徴とするＣＭＯＳ集積回路のレイアウト方法
。 - （３）請求項２記載の回路素子内の信号線群の配線層を
ポリサイド配線層とし、三層の配線層を用いて配線する
ことを特徴とするＣＭＯＳ集積回路のレイアウト方法。 - （４）二層のメタル配線層を有するＣＭＯＳ集積回路に
おいて、半導体基板全体にＰＭＯＳ−ＦＥＴ領域とＮＭ
ＯＳ−ＦＥＴ領域を設け、各メタル配線層に対して割り
振られた電源供給線のうち、Ｖｃｃ線を前記ＰＭＯＳ−
ＦＥＴ領域上に、Ｖｓｓ線を前記ＮＭＯＳ−ＦＥＴ領域
上に配置することで電源供給線を強化し、各メタル配線
層に対して割り振られた前記信号線群を各々の電源供給
線の下層及び上層に配線することにより、信号線の耐ノ
イズ性を向上させることを特徴とする請求項１、請求項
２、請求項３のいずれかに記載のＣＭＯＳ集積回路のレ
イアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338090A JP3052374B2 (ja) | 1990-11-30 | 1990-11-30 | Ｃｍｏｓ集積回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338090A JP3052374B2 (ja) | 1990-11-30 | 1990-11-30 | Ｃｍｏｓ集積回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04206852A true JPH04206852A (ja) | 1992-07-28 |
| JP3052374B2 JP3052374B2 (ja) | 2000-06-12 |
Family
ID=18314812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2338090A Expired - Fee Related JP3052374B2 (ja) | 1990-11-30 | 1990-11-30 | Ｃｍｏｓ集積回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052374B2 (ja) |
-
1990
- 1990-11-30 JP JP2338090A patent/JP3052374B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3052374B2 (ja) | 2000-06-12 |
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