JPH04206859A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04206859A JPH04206859A JP2337470A JP33747090A JPH04206859A JP H04206859 A JPH04206859 A JP H04206859A JP 2337470 A JP2337470 A JP 2337470A JP 33747090 A JP33747090 A JP 33747090A JP H04206859 A JPH04206859 A JP H04206859A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- semiconductor chip
- potential
- power supply
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、フレーム上に半導体チップを、ダイボンド
する構造を持つ半導体装置に関するものである。
する構造を持つ半導体装置に関するものである。
第３図は従来の半導体装置の内部を示す」二面図、第４
図は第３図に示すＸ−Ｘにおける断面図である。図にお
いて、（１）はフレーム、（２）は半導体チップ、（３
）〜（８）は電源あるいは信号線のリード、（１１）は
接合材である。次に動作について説明する。フレーム（
１）と半導体チップ（２）の基板は接合材（１υにより
電気的に導通された状態で接合されており、フレーム（
１）と半導体チップ（２）の基板とは同電位となる。
図は第３図に示すＸ−Ｘにおける断面図である。図にお
いて、（１）はフレーム、（２）は半導体チップ、（３
）〜（８）は電源あるいは信号線のリード、（１１）は
接合材である。次に動作について説明する。フレーム（
１）と半導体チップ（２）の基板は接合材（１υにより
電気的に導通された状態で接合されており、フレーム（
１）と半導体チップ（２）の基板とは同電位となる。
従来の半導体装置は以上のように構成されているのて、
フレームを電源あるいは信号線の一つとして用いること
ができず、電源あるいは信号線は半導体チップ上に配線
が必要となり、チップ面積を増大させてしまう、また半
導体チップ上の配線か抵抗を持ってしまうなとの問題点
があった。
フレームを電源あるいは信号線の一つとして用いること
ができず、電源あるいは信号線は半導体チップ上に配線
が必要となり、チップ面積を増大させてしまう、また半
導体チップ上の配線か抵抗を持ってしまうなとの問題点
があった。
この発明においては、フレーム上に半導体チップをダイ
ホントする構造を持つ半導体装置において、半導体チッ
プとフレームのダイボンドを絶縁物の接合材を介して行
い、フレームを電源電位、あるいは何らかの信号電位と
し、半導体チップ」二で上記の電源電位、あるいは何ら
かの信号電位を必要とする場所とフレーム間を、単数或
は複数のボンディングワイヤーで配線したものである。
ホントする構造を持つ半導体装置において、半導体チッ
プとフレームのダイボンドを絶縁物の接合材を介して行
い、フレームを電源電位、あるいは何らかの信号電位と
し、半導体チップ」二で上記の電源電位、あるいは何ら
かの信号電位を必要とする場所とフレーム間を、単数或
は複数のボンディングワイヤーで配線したものである。
この発明においては、フレーム上に半導体チップをダイ
ボンドする構造を持つ半導体装置において、半導体チッ
プとフレームのダイボンドを絶縁物の接合材を介して行
い、フレームを電源電位あるいは何らかの信号電位とし
半導体チップ」二て上記の電源電位、あるいは何らかの
信号電位を必要とする場所とフレーム間を、単数或は複
数のボンディングワイヤーで配線することにより、半導
体チップ上に設けられていた電源あるいは何らかの信号
線か不用となりチップ面積の増大を防ぐことかできる、
また半導体チップ上ての回路レイアウトの自由度を増す
ことかでき、また配線にフレームを利用することにより
配線の抵抗を少なくすることか出来る。
ボンドする構造を持つ半導体装置において、半導体チッ
プとフレームのダイボンドを絶縁物の接合材を介して行
い、フレームを電源電位あるいは何らかの信号電位とし
半導体チップ」二て上記の電源電位、あるいは何らかの
信号電位を必要とする場所とフレーム間を、単数或は複
数のボンディングワイヤーで配線することにより、半導
体チップ上に設けられていた電源あるいは何らかの信号
線か不用となりチップ面積の増大を防ぐことかできる、
また半導体チップ上ての回路レイアウトの自由度を増す
ことかでき、また配線にフレームを利用することにより
配線の抵抗を少なくすることか出来る。
〔実施例〕
第１図はこの発明の一実施例による半導体装置の内部の
上面図、第２図は第１図に示すＹ−Ｙにおける断面図で
ある。図において（１）〜（８）は第３図の従来例に示
したものと同等であるので説明を省略する（９）、αＯ
）はフレームと半導体チップ（２）上の必要な部分とを
配線するボンディングワイヤー、（１のは絶縁物の接合
材である。
上面図、第２図は第１図に示すＹ−Ｙにおける断面図で
ある。図において（１）〜（８）は第３図の従来例に示
したものと同等であるので説明を省略する（９）、αＯ
）はフレームと半導体チップ（２）上の必要な部分とを
配線するボンディングワイヤー、（１のは絶縁物の接合
材である。
次に動作について説明する。リード（７）はフレーム（
１）とは切り離されておらず同じ電源電位あるいは信号
電位となっている。フレーム（１）と半導体チップ（２
）は接合材（喝を介してポンディングされており、フレ
ーム（１）の電位が半導体チップ（２）の基板電位に影
響を与えることはない。
１）とは切り離されておらず同じ電源電位あるいは信号
電位となっている。フレーム（１）と半導体チップ（２
）は接合材（喝を介してポンディングされており、フレ
ーム（１）の電位が半導体チップ（２）の基板電位に影
響を与えることはない。
以」二のようにこの発明によれば、半導体チップとフレ
ームのダイボンドを絶縁物の接合材を介して行い、フレ
ームを電源電位、あるいは何らかの信号電位とし半導体
チップ上で上記の電源電位、あるいは何らかの信号電位
を必要とする場所フレーム間を、単数或は複数のボンデ
ィングワイヤーで配線することにより、半導体チップ上
に設けられていた電源、あるいは何らかの信号線か不用
となり、チップ面積の増大を防ぐことかできる。また半
導体チップ上での回路レイアウトの自由度を増すことか
でき、また配線にフレームを利用することにより配線の
抵抗も少なくすることか可能であるという優れた効果を
奏する。
ームのダイボンドを絶縁物の接合材を介して行い、フレ
ームを電源電位、あるいは何らかの信号電位とし半導体
チップ上で上記の電源電位、あるいは何らかの信号電位
を必要とする場所フレーム間を、単数或は複数のボンデ
ィングワイヤーで配線することにより、半導体チップ上
に設けられていた電源、あるいは何らかの信号線か不用
となり、チップ面積の増大を防ぐことかできる。また半
導体チップ上での回路レイアウトの自由度を増すことか
でき、また配線にフレームを利用することにより配線の
抵抗も少なくすることか可能であるという優れた効果を
奏する。
第１図は、この発明の一実施例による半導体装置の内部
を示す」二面図、第２図は第１図に示すＹ・Ｙにおける
断面図、第３図は従来の半導体装置の内部を示す上面図
、第４図は第３図に示すＸ・Ｘにおける断面図である。 図において、（１）はフレーム、 （２）は半導体チップ、 （３）〜（８）はリード、 （９）、００）はボンディングワイヤー、０２は接合材
である。 なお、図中、同一符号は同一、または相当部分を示す。
を示す」二面図、第２図は第１図に示すＹ・Ｙにおける
断面図、第３図は従来の半導体装置の内部を示す上面図
、第４図は第３図に示すＸ・Ｘにおける断面図である。 図において、（１）はフレーム、 （２）は半導体チップ、 （３）〜（８）はリード、 （９）、００）はボンディングワイヤー、０２は接合材
である。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- フレーム上に半導体チップをダイボンドする構造を持
つ半導体装置において、半導体チップとフレームのダイ
ボンドを絶縁物の接合材を介して行い、フレームを電流
電位、あるいは何らかの信号電位とし半導体チップ上で
上記の電源電位、あるいは何らかの信号電位を必要とす
る場所とフレーム間を、単数或は複数のボンディングワ
イヤーで配線したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337470A JPH04206859A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337470A JPH04206859A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206859A true JPH04206859A (ja) | 1992-07-28 |
Family
ID=18308947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2337470A Pending JPH04206859A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206859A (ja) |
-
1990
- 1990-11-30 JP JP2337470A patent/JPH04206859A/ja active Pending
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