JPH04206960A - 半導体基板電位発生回路 - Google Patents
半導体基板電位発生回路Info
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- JPH04206960A JPH04206960A JP2339473A JP33947390A JPH04206960A JP H04206960 A JPH04206960 A JP H04206960A JP 2339473 A JP2339473 A JP 2339473A JP 33947390 A JP33947390 A JP 33947390A JP H04206960 A JPH04206960 A JP H04206960A
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- circuit
- barrier diode
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関するものであり、より特定的に
は、 Ｍ Ｔ Ｓ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）形半導体装置の基板電
位発生回路に関する〔従来の技術〕 半導体装置においてはその基板を負にバイアスするため
、たとえば、チャージポンピングの原理によって基板の
電荷をＶｓ３端子に吸い込むための基板電位発生回路（
基板バイアス発生回路）を設けている。そのためには、
ダイオード成分が必要になるが、半導体装置のＰＮ接合
そのものをダイオードとしては使用できない。その理由
は、電荷をＰ形基板から吸い取るとき順方向電流を生成
し基板に電子を注入する。この電子が、たとえば。
は、 Ｍ Ｔ Ｓ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）形半導体装置の基板電
位発生回路に関する〔従来の技術〕 半導体装置においてはその基板を負にバイアスするため
、たとえば、チャージポンピングの原理によって基板の
電荷をＶｓ３端子に吸い込むための基板電位発生回路（
基板バイアス発生回路）を設けている。そのためには、
ダイオード成分が必要になるが、半導体装置のＰＮ接合
そのものをダイオードとしては使用できない。その理由
は、電荷をＰ形基板から吸い取るとき順方向電流を生成
し基板に電子を注入する。この電子が、たとえば。
ＤＲＡＭのメモリセルに蓄積されている電荷を破壊する
などの誤動作を惹起させるからである。
などの誤動作を惹起させるからである。
そのため、従来は、第４図および第５図に示すようにＭ
ＯＳ）ランジスタを用いてダイオード成分を構成してい
る。
ＯＳ）ランジスタを用いてダイオード成分を構成してい
る。
第４図の基板電位発生回路は、ダイオード成分としてＰ
チャネルＭＯＳトランジスタを用いた回路であり２発振
回路１．キャパシタ要素２．ＰチャンネルＭＯ３）ラン
ジスク３．および、ＰチャネルＭＯＳトランジスタ４が
図示のごとく接続されている。
チャネルＭＯＳトランジスタを用いた回路であり２発振
回路１．キャパシタ要素２．ＰチャンネルＭＯ３）ラン
ジスク３．および、ＰチャネルＭＯＳトランジスタ４が
図示のごとく接続されている。
この基板電位発生回路は、ＰチャネルＭＯＳトランジス
タ４およびＰチャンネルＭＯＳトランンスタ３がダイオ
ードとして動作し、チャージボンピングの原理によって
、Ｐ形基板の多数電荷を■、Ｓ端子に吸い上げて、Ｐ形
半導体基板を負にバイアスする。
タ４およびＰチャンネルＭＯＳトランンスタ３がダイオ
ードとして動作し、チャージボンピングの原理によって
、Ｐ形基板の多数電荷を■、Ｓ端子に吸い上げて、Ｐ形
半導体基板を負にバイアスする。
第５図の基板電位発生回路は、第４図のＰチャネルＭＯ
Ｓトランジスタ４をＮチャネルＭＯＳトランジスタ６に
代えた回路である。この回路もチャージボンピングの原
理によってＰ形半導体基板の多数電荷をＶＳＳ端子に吸
い上げ、基板を負にバイアスしている。
Ｓトランジスタ４をＮチャネルＭＯＳトランジスタ６に
代えた回路である。この回路もチャージボンピングの原
理によってＰ形半導体基板の多数電荷をＶＳＳ端子に吸
い上げ、基板を負にバイアスしている。
第４図に図示した基板電位発注回路においては、電源バ
イアスが＋５Ｖ程度かかっている。またＰチャネルＭＯ
３Ｉ−ランジスタ４のしきい値電圧Ｖｏは１．７ｖ程度
である。ノードＮ１の電位は発振回路１により一５Ｖ程
度まで下げられるが２ＰチャネルＭＯ３Ｉ−ランジスタ
４のしきい値電圧■７が１．７■程度あるので、実際に
はノードＮ１の電位は−３，３■程度までしか下がらな
い。
イアスが＋５Ｖ程度かかっている。またＰチャネルＭＯ
３Ｉ−ランジスタ４のしきい値電圧Ｖｏは１．７ｖ程度
である。ノードＮ１の電位は発振回路１により一５Ｖ程
度まで下げられるが２ＰチャネルＭＯ３Ｉ−ランジスタ
４のしきい値電圧■７が１．７■程度あるので、実際に
はノードＮ１の電位は−３，３■程度までしか下がらな
い。
つまり、第４図の基板電位発生回路は、ＰチャネルＭＯ
３Ｉ−ランジスタ４のしきい値電圧ｖＴが高いため、電
荷の吸い込み深さが浅くなり、電荷吸い込みの効率がよ
くないという問題がある。
３Ｉ−ランジスタ４のしきい値電圧ｖＴが高いため、電
荷の吸い込み深さが浅くなり、電荷吸い込みの効率がよ
くないという問題がある。
第５図の基板電位発生回路においては、ＮチャネルＭＯ
Ｓ）ランジスタロのしきい値電圧■７は０．４〜０．５
Ｖ程度であり、ＮチャネルＭＯＳトランジスタ６のＰＮ
接合順方向電圧■、は０゜６Ｖ程度であるから、しきい
値電圧■７と電圧■１とが接近している。その結果、半
導体装置に電圧変動が生じた場合、接合部における競合
関係によって少数キャリアが注入される場合が生ずる。
Ｓ）ランジスタロのしきい値電圧■７は０．４〜０．５
Ｖ程度であり、ＮチャネルＭＯＳトランジスタ６のＰＮ
接合順方向電圧■、は０゜６Ｖ程度であるから、しきい
値電圧■７と電圧■１とが接近している。その結果、半
導体装置に電圧変動が生じた場合、接合部における競合
関係によって少数キャリアが注入される場合が生ずる。
その少数キャリアによって、たとえば、ＤＲＡＭメモリ
セルの破壊などの誤動作が生ずるという問題に遭遇する
。
セルの破壊などの誤動作が生ずるという問題に遭遇する
。
上記問題を解決するため１本発明は、基板電位発生回路
のダイオード成分として、ショットキーバリヤ・ダイオ
ードを用いる。
のダイオード成分として、ショットキーバリヤ・ダイオ
ードを用いる。
すなわち２本発明の基板電位発生回路は２発振回路１一
方の接続点において該発振回路に接続されたキャパシタ
要素、該キャパシタ要素の他方の接続点と半導体装置の
基準電位、たとえば、上述した■ｓＳ端子との間に接続
されたＭＯ３Ｉ−ランジスタ、および、半導体装置の基
板と該他方の接続点との間に該他方の接続点に向けて接
続されたショットキーバリヤ・ダイオードで構成される
。
方の接続点において該発振回路に接続されたキャパシタ
要素、該キャパシタ要素の他方の接続点と半導体装置の
基準電位、たとえば、上述した■ｓＳ端子との間に接続
されたＭＯ３Ｉ−ランジスタ、および、半導体装置の基
板と該他方の接続点との間に該他方の接続点に向けて接
続されたショットキーバリヤ・ダイオードで構成される
。
ショットキーバリヤ・ダイオードは多数キャリアで動作
するので、直接、Ｐ形半導体基板から多数電荷を吸い込
む。したがって、少数電荷注入なしで安定に正孔電荷を
吸い込むことができ、半導体基板を安定に負にバイアス
できる。
するので、直接、Ｐ形半導体基板から多数電荷を吸い込
む。したがって、少数電荷注入なしで安定に正孔電荷を
吸い込むことができ、半導体基板を安定に負にバイアス
できる。
第１図に本発明の基板電位発生回路の実施例回路図を示
す。
す。
この基板電位発生回路は、一端が基準電位としてのＶ
３５端子に接続された発振回路１．この発振回路１に接
続されたキャパシタ要素２．このキャパシタ要素２の他
端とＶＳＳ端子との間に接続されたＭＯＳトランジスタ
３．そして、ノードＮ１と ４一 基板との間に接続されたショットキーバリヤ・ダイオー
ド５からなる。
３５端子に接続された発振回路１．この発振回路１に接
続されたキャパシタ要素２．このキャパシタ要素２の他
端とＶＳＳ端子との間に接続されたＭＯＳトランジスタ
３．そして、ノードＮ１と ４一 基板との間に接続されたショットキーバリヤ・ダイオー
ド５からなる。
この基板電位発生回路の動作原理は、上述した第４図お
び第５図の動作と同様、チャージボンピングの原理によ
る。すなわち９発振回路１がノードＮ１の電位を下げ、
ショットキーバリヤ・ダイオード５を介して基板からの
電荷をＶｓ３端子に吸い込む。ＭＯＳ）ランジスタ３も
ダイオードとして機能しているが、このＭＯ３Ｉ−ラン
ジスタ３はＰチャネルＭＯ３）ランジスタでも、Ｎチャ
ネルＭＯＳ）ランジスタでもよい。
び第５図の動作と同様、チャージボンピングの原理によ
る。すなわち９発振回路１がノードＮ１の電位を下げ、
ショットキーバリヤ・ダイオード５を介して基板からの
電荷をＶｓ３端子に吸い込む。ＭＯＳ）ランジスタ３も
ダイオードとして機能しているが、このＭＯ３Ｉ−ラン
ジスタ３はＰチャネルＭＯ３）ランジスタでも、Ｎチャ
ネルＭＯＳ）ランジスタでもよい。
ショットキーバリヤ・ダイオード５においては、半導体
中の多数キャリアである正孔が直接障壁を通って金属側
に流れ込み順電流が流れる。すなわち、ショットキーバ
リヤ・ダイオード５においては順電流は多数キャリアで
あるから、基板から電荷を直接、■５．端子に吸い込ま
せることができる。また電圧■、も０．４Ｖ程度であり
、順方向注入なしに、安定して動作させることができる
。
中の多数キャリアである正孔が直接障壁を通って金属側
に流れ込み順電流が流れる。すなわち、ショットキーバ
リヤ・ダイオード５においては順電流は多数キャリアで
あるから、基板から電荷を直接、■５．端子に吸い込ま
せることができる。また電圧■、も０．４Ｖ程度であり
、順方向注入なしに、安定して動作させることができる
。
また、ショットキーバリヤ・ダイオード５の立ち上がり
電圧は低い。たとえば、第５図のＮチャネルＭＯ３＋−
ランジスタロの立ち上がり電圧が０．４〜０．６Ｖ程度
であるのに対して、ショットキーバリヤ・ダイオード５
の立ぢ上がり電圧は０２Ｖ程度である。したがって、基
板の電位を充分、負にバイアスさせることができる。
電圧は低い。たとえば、第５図のＮチャネルＭＯ３＋−
ランジスタロの立ち上がり電圧が０．４〜０．６Ｖ程度
であるのに対して、ショットキーバリヤ・ダイオード５
の立ぢ上がり電圧は０２Ｖ程度である。したがって、基
板の電位を充分、負にバイアスさせることができる。
第２図にショットキーバリヤ・ダイオード５の形成断面
図を示す。この例においては、ショットキーバリヤ・ダ
イオード５は、Ｐ−基板５１．Ｓ１０□膜５２．５３．
ｎ”埋め込み層５５〜５７、チタン・シリサイド（Ｔｉ
Ｓｉ２）層５４．および、コンタクト５８が図示のごと
く形成されている。金属のＴｉＳｉｘ層５４とその下部
のＰ−基板５１との接合面にショットキーバリヤ層５９
が形成されている。コンタクト５８は第１図のノードＮ
１への接続用である。ｎ゛埋め込み層５５，５７はガー
ドパンクとして機能する。
図を示す。この例においては、ショットキーバリヤ・ダ
イオード５は、Ｐ−基板５１．Ｓ１０□膜５２．５３．
ｎ”埋め込み層５５〜５７、チタン・シリサイド（Ｔｉ
Ｓｉ２）層５４．および、コンタクト５８が図示のごと
く形成されている。金属のＴｉＳｉｘ層５４とその下部
のＰ−基板５１との接合面にショットキーバリヤ層５９
が形成されている。コンタクト５８は第１図のノードＮ
１への接続用である。ｎ゛埋め込み層５５，５７はガー
ドパンクとして機能する。
発振回路１．キャパシタ要素２．ＭＯＳ）ランジスタ３
およびショットキーバリヤ・ダイオード５は通常、基板
をバイアスさせるべき半導体装置内に形成される。した
がって、第１図に示した回路相互間の配線は半導体装置
内で行われる。また、たとえば、キャパシタ要素はその
容量に応じて寄生容量を用いてもよい。
およびショットキーバリヤ・ダイオード５は通常、基板
をバイアスさせるべき半導体装置内に形成される。した
がって、第１図に示した回路相互間の配線は半導体装置
内で行われる。また、たとえば、キャパシタ要素はその
容量に応じて寄生容量を用いてもよい。
Ｎ形半導体装置においては、第２図のＰ−基板５１に代
えてＮ形基板を用いてショットキーバリヤ・ダイオード
５を」１記同様に形成することができる。
えてＮ形基板を用いてショットキーバリヤ・ダイオード
５を」１記同様に形成することができる。
第３図に第１図の基板電位発生回路をＤＲＡＭに適用し
た例を示す。
た例を示す。
第３図の回路は１発振回路１１．遅延回路１２、ＮＯＲ
ゲー１−１．３ 、 キャパシタ１４．Ｍｏｓ＋ヘラン
ジスタ１５．ショットキーバリヤ（ＳＢ）ダイオード１
６．ＮＡＮＤゲート１７．キャパシタ１８、ＭＯＳトラ
ンジスタ１９．ＳＢダイオード２０、および、ＭＯＳト
ランジスタ３１．３２からなるパワーアップ・ホールド
回路３０が図示のごとく接続されている。
ゲー１−１．３ 、 キャパシタ１４．Ｍｏｓ＋ヘラン
ジスタ１５．ショットキーバリヤ（ＳＢ）ダイオード１
６．ＮＡＮＤゲート１７．キャパシタ１８、ＭＯＳトラ
ンジスタ１９．ＳＢダイオード２０、および、ＭＯＳト
ランジスタ３１．３２からなるパワーアップ・ホールド
回路３０が図示のごとく接続されている。
発振回路１１．キャパシタ１４．ＭＯＳ）ランフ −
ジスタ１５およびＳＢダイオード１６は、第１図の発振
回路１．キャパシタ要素２．ＭＯＳ）ランジスタ３．お
よび、ショットキーバリヤ・ダイオード５に対応してい
る。同様に、キャパシタ１８、ＭＯＳトランジスタ１９
およびＳＢダイオード２０は第１図のキャパシタ要素２
．ＭＯＳ）ランジスタ３およびショットキーバリヤ・ダ
イオード５に対応している。この回路例では、チャージ
ポンピングの効率を向上させるため、逆動作する２系統
の基板電位発生回路を設けている。そのため、遅延回路
１２．ＮＯＲゲー１〜１３およびＮＡＮＤゲート１７を
用いて、」１下の基板電位発生回路が逆動作するように
している。
回路１．キャパシタ要素２．ＭＯＳ）ランジスタ３．お
よび、ショットキーバリヤ・ダイオード５に対応してい
る。同様に、キャパシタ１８、ＭＯＳトランジスタ１９
およびＳＢダイオード２０は第１図のキャパシタ要素２
．ＭＯＳ）ランジスタ３およびショットキーバリヤ・ダ
イオード５に対応している。この回路例では、チャージ
ポンピングの効率を向上させるため、逆動作する２系統
の基板電位発生回路を設けている。そのため、遅延回路
１２．ＮＯＲゲー１〜１３およびＮＡＮＤゲート１７を
用いて、」１下の基板電位発生回路が逆動作するように
している。
また、第３図の回路はパワーアップ・ホールド回路３０
によって電源電圧が変動した場合でも基板からの電荷の
吸い込み特性を良好にしている。
によって電源電圧が変動した場合でも基板からの電荷の
吸い込み特性を良好にしている。
以上の例示はＭＯＳ半導体装置について例示したが２本
発明の基板電位発生回路はＭＯＳ半導体装置に限らず、
−船釣なＭＩＳ半導体装置に適用できる。
発明の基板電位発生回路はＭＯＳ半導体装置に限らず、
−船釣なＭＩＳ半導体装置に適用できる。
以上述べたように１本発明の基板電位発生回路によれば
、安定かつ効率よく半導体装置の基板をバイアスするこ
とができる。
、安定かつ効率よく半導体装置の基板をバイアスするこ
とができる。
第１図は本発明の実施例の基板電位発生回路図第２図は
第１図におＬＪるショットキーバリヤ・ダイオードの断
面形成図。 第３図は本実施例の基板電位発生回路をＤＲＡＭメモリ
装置に適用した回路図。 第４図および第５図は従来の基板バイアス発生回路図で
ある。 （符号の説明） １・・発振回路。 ２・・キャパシタ要素。 ３・・ＭＯ３Ｉ−ランジスタ。 ４・・ＰチャネルＭＯ３）ランジスタ。 ５・・ショットキーバリヤ・ダイオード。 ６・・ＮチャネルＭＯＳトランジスタ。 １２・・遅延回路。 ３０・・パワーアップ・ホールド回路。 ５１・・Ｐ−基板５１ ５２．５３・・Ｓ ｉ Ｏｚ膜。 ５４・・ＴｉＳｉｘ層。 ５５〜５７・・ｎ゛埋め込み層。 ５８・・コンタクト。 ５９・・ショットキーバリヤ層。 特許出願人 日本テキサス・インスツルメンツ株式会社
第１図におＬＪるショットキーバリヤ・ダイオードの断
面形成図。 第３図は本実施例の基板電位発生回路をＤＲＡＭメモリ
装置に適用した回路図。 第４図および第５図は従来の基板バイアス発生回路図で
ある。 （符号の説明） １・・発振回路。 ２・・キャパシタ要素。 ３・・ＭＯ３Ｉ−ランジスタ。 ４・・ＰチャネルＭＯ３）ランジスタ。 ５・・ショットキーバリヤ・ダイオード。 ６・・ＮチャネルＭＯＳトランジスタ。 １２・・遅延回路。 ３０・・パワーアップ・ホールド回路。 ５１・・Ｐ−基板５１ ５２．５３・・Ｓ ｉ Ｏｚ膜。 ５４・・ＴｉＳｉｘ層。 ５５〜５７・・ｎ゛埋め込み層。 ５８・・コンタクト。 ５９・・ショットキーバリヤ層。 特許出願人 日本テキサス・インスツルメンツ株式会社
Claims (1)
- １、発振回路、一方の接続点において該発振回路に接続
されたキャパシタ要素、該キャパシタ要素の他方の接続
点と半導体装置の基準電位との間に接続されたＭＯＳト
ランジスタ、および、半導体装置の基板と該他方の接続
点との間に該他方の接続点に向けて接続されたショット
キーバリヤ・ダイオードを有する半導体基板電位発生回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339473A JP2968836B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体基板電位発生回路 |
| US07/798,389 US5210446A (en) | 1990-11-30 | 1991-11-26 | Substrate potential generating circuit employing Schottky diodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339473A JP2968836B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体基板電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04206960A true JPH04206960A (ja) | 1992-07-28 |
| JP2968836B2 JP2968836B2 (ja) | 1999-11-02 |
Family
ID=18327801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2339473A Expired - Fee Related JP2968836B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体基板電位発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5210446A (ja) |
| JP (1) | JP2968836B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313111A (en) * | 1992-02-28 | 1994-05-17 | Texas Instruments Incorporated | Substrate slew circuit providing reduced electron injection |
| JP2560983B2 (ja) * | 1993-06-30 | 1996-12-04 | 日本電気株式会社 | 半導体装置 |
| US6424202B1 (en) * | 1994-02-09 | 2002-07-23 | Lsi Logic Corporation | Negative voltage generator for use with N-well CMOS processes |
| US5736866A (en) * | 1995-11-13 | 1998-04-07 | Kabushiki Kaisha Toshiba | Active pull-down circuit for ECL using a capacitive coupled circuit |
| EP1835374B1 (fr) * | 2006-03-17 | 2015-07-22 | St Microelectronics S.A. | Dispositif et procédé d'adaptation du potentiel du substrat d'un transistor MOS |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7212509A (ja) * | 1972-09-15 | 1974-03-19 | ||
| US4223238A (en) * | 1978-08-17 | 1980-09-16 | Motorola, Inc. | Integrated circuit substrate charge pump |
| US4559548A (en) * | 1981-04-07 | 1985-12-17 | Tokyo Shibaura Denki Kabushiki Kaisha | CMOS Charge pump free of parasitic injection |
-
1990
- 1990-11-30 JP JP2339473A patent/JP2968836B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-26 US US07/798,389 patent/US5210446A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2968836B2 (ja) | 1999-11-02 |
| US5210446A (en) | 1993-05-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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