JPH04199517A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、電界効果トランジスタ（以下、ＦＥＴともい
う）、例えばＧ　ａ　Ａ　ｓ　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ
等の製造方法に関する。

［従来の技術］ Ｇ　ａ　Ａ　ｓ　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔは、高周波で
の動作が可能なデバイスとして有望な半導体装置である
が、その性能向上のためには、ゲート長の短縮化が求め
られている。しかし、ゲート電極を短ゲート長とし、且
つこの短ゲート長としたゲート電極とソース電極及びド
レイン電極とのパターンを精度よく位置合わせすること
が難しい。

これに対する従来の製造方法として、例えばセルファラ
イン方式が用いられている。この方式は、まずゲート電
極を形成し、そのゲート電極をマスクにしてイオン注入
により、ソース電極及びドレイン電極部分の高不純物濃
度領域を形成するものである。そして、この方式におい
て、ゲート電極下と高不純物濃度領域とが重ならないよ
うにするため、ゲート電極の両側壁部にサイドウオール
を設けておくとか、ゲート電極を２層金属膜とし、イオ
ン注入による高不純物濃度領域の形成後、その２層のう
ちの下層金属膜の両側壁を選択的に所要量エツチングす
ることが知られている。

［発明が解決しようとする課題］ 電力増幅用ＦＥＴ等の場合、ソース・ドレイン耐圧の向
上のため、ゲート・ソース間距離を不必要に大きくして
ソース抵抗を大にすることなく、ゲート・ドレイン間の
距離を大きくしたい場合がある。しかし、従来の製造方
法では、ゲート・ドレイン間とゲート・ソース間の距離
が等距離になって、両者を独立に設定することができな
い。

これの解決手段として、ゲート電極に対しソース領域側
の斜め方向上方からイオン注入してゲート・ソース間距
離に比べてゲート・ドレイン間距離を長くする方法が考
えられるが、この方法を採る場合には、同一基板上への
各ＦＥＴの配置が限定されてしまう。特に、くし型構造
の電力用ＦＥＴの場合は、複数のゲート電極に対しソー
ス電極とドレイン電極とが交互に配置される構造となる
ため、上述の斜め方向上方からのイオン注入法は採用す
ることができない。

そこで、本発明は、ゲート・ドレイン間とゲート・ソー
ス間の距離を独立に設定することができるとともにフォ
トリソグラフィで作成できる線幅以下にゲート長を短縮
化することができ、さらにプロセス上の自由度が高い電
界効果トランジスタの製造方法を提供することを目的と
する。

［課題を解決するための手段］ 本発明は上記課題を解決するために、（ａ）所定の不純
物濃度を有する半導体層上に上層部及び下層部からなる
所定幅を有するダミーゲート部を形成する第１の工程、
（ｂ）前記ダミーゲート部の幅方向の一方の側面にエツ
チングマスクを形成し前記下層部のみを選択的に所定量
エツチングする第２の工程、（ｃ）前記上層部をマスク
としてイオン注入を行うことにより前記ダミーゲート部
の幅方向に隣接した両側の前記半導体層に高不純物濃度
領域を形成する第３の工程、（ｄ）前記下層部の形状を
転写したゲート電極を形成する第４の工程、（ｅ）前記
各高不純物濃度領域上にソース電極及びドレイン電極を
形成する第５の工程を有することを要旨とする。

望ましくは、ダミーゲート部における上層部は絶縁物か
らなり、下層部は金属からなる。

第２の工程におけるエツチングマスクとしてレジスト層
を用い、下層部の選択エツチング後に、そのエツチング
マスクを除去する。その後、又は予め、下層部の両側面
を同じ所定量だけエツチングする。

イオン注入を行う第３の工程は、第２の工程前に行って
もよい。イオン注入後に活性化アニールを行う。アニー
ル時に、キャップ層となる例えばＳｉＮ等の絶縁膜を形
成する。又は、第１の工程前に半導体層上にこのような
キャップ層を形成しておく。

ダミーゲート部の下層部の形状をゲート電極に転写する
方法として、下層部に対応した領域の開口部を有するレ
ジスト層を設け、ゲート電極となる導電層を全面に形成
し、最後にレジスト層を除去することで転写を行う。

［作用］ ダミーゲート部の下層部側面のエツチング量により、ゲ
ート電極とソース電極又はドレイン電極との距離を独立
に設定することが可能となる。また、この下層部の形状
を転写してゲート電極を形成することにより、フォトリ
ソグラフィで作成できる線幅よりもゲート長を短縮化す
ることが可能となる。さらに、ダミーゲートを用いるこ
とにより、プロセス上（例えばエツチング液等）の自由
度が高くなり、イオン注入後のアニール時にゲート電極
をさらすことがなくなる。

［実施例］ 以下、本発明の実施例を図面を参照して説明する。

第１図は、本発明の一実施例の製造工程を示す図である
。

なお、以下の説明において、（ａ）〜（ｆ）の各項目記
号は、第１図の（ａ）〜（ｆ）のそれぞれに対応する。

Ｑ）　抵抗率１０７Ω・叩程度以上の半絶縁性ＧａＡｓ
基板１に、２９　Ｓｉを８０ｋｅＶ、６Ｘ１、０　’　
２ａｎ−２の条件でイオン注入した後、基板表面にプラ
ズマＣＶＤ法により第１の絶縁膜としてＳｉＮｘ膜３を
厚さ約１５００人に堆積する。

５ｉＮｙ、膜３をキャップ層として電気炉によりＮ２雰
囲気中、８２０℃、１０１ｎの熱処理を行い、チャネル
層となる活性層２を形成する。次いで、第２の絶縁膜と
して５ｉ０２膜４をスパッタリング法により２００ＯＡ
程度の厚さに堆積し、この上に蒸着及び通常のリフトオ
フ法を用いて、略１μｍの所定幅を有するＮｉ層５を形
成する。

このＮ１層５の幅は、作製するＦＥＴのドレイン・ソー
ス間距離に相当するものとなる。

（ｂ）ＣＦ４ガスを用いて反応性イオンエツチング法に
より、Ｓ’ｉ０２膜４をエツチングする。エツチングは
、Ｎｉ層５の下の５ｉ０２膜４のサイドエッチ量が０．
１μｍになるまで行う。これにより、Ｎｉ層５を上層部
、Ｓ　ｉ　０２膜４を下層部とするダミーゲート部を形
成する。このとき、上記の５ｉ０２膜４のサイドエッチ
量は、ゲート・ソース間距離に相当するものとなる。

（ｃ）　　通常のフォトリソグラフィ技術を用いてダミ
ーゲート部の幅方向の一方の側面、即ちソース側の面を
レジストマスク６で被覆する。ＣＦ４ガスを用いて反応
性イオンエツチング法により、５ｉ０２膜４のドレイン
側のみのサイドエツチングを行う。サイドエッチ量は、
前記のサイドエッチ量０．１μｍに加えて合計が０．３
μｍになるまで行う。この合計のサイドエッチ量は、ゲ
ート・ドレイン間距離に相当するものとなる。この反応
性イオンエツチングでは、第１の絶縁膜であるＳｉＮｘ
膜３と第２の絶縁膜であるＳ　ｉ　０２膜４とは、約１
：１０の選択性があるため、ＳｉＮｘ膜３が全てエツチ
ングされてＧａＡｓ基板表面が露出することはない。

（ｄ）　　レジストマスク６を除去後、ダミーゲートを
マスクとして２９Ｓｉを２００ｋｅＶ、３ｘ１、０　”
　ａｍ−２の条件でイオン注入し、Ｎ　ｉ　Ｎ　５　ヲ
ＦｅＣｌ３溶液で除去してから、前述の電気炉による熱
処理を行ってダミーゲート部の幅方向に隣接した両側に
ｎ１高不純物濃度領域７．８を形成する。

（ｅ）　　レジストを全面に塗布した後、０２によるプ
ラズマエツチング法により５ｉ０２膜４の表面が出るま
でレジストをエツチングする。このあと、ＣＦ４ガスを
用いて反応性イオンエツチング法により、５ｉ０２膜４
及びＳｉＮｘ膜３をエツチングして、上記レジストにダ
ミーゲート部の下層部に対応した開口を形成する。次い
でＴ　ｉ　／　Ａ　ｌを蒸着し、リフトオフ−法により
活性層２上にゲート電極９を形成する。

（ｆ）　　通常のフォトリソグラフィ技術を用いて、オ
ーミック領域以外の領域をレジストで被覆し、ＣＦ４ガ
スを用いて反応性イオンエツチング法によりＳ　ｉ　Ｎ
Ｘ膜３を選択的に除去する。次いで蒸着、リフトオフ法
の適用により、ｎ　＋高不純物濃度領域７．８上に、そ
れぞれＡ　ｕ　Ｇ　ｅ　／　Ｎ　ｉ　／Ａｕ膜からなる
ソース電極１０及びドレイン電極１１を形成する。

上述したように、この実施例の製造方法によれば、ゲル
ト電極９・ソース電極１０間の距離とゲート電極９・ド
レイン電極１１間の距離とを独立に設定することができ
るので、ゲート・ソース間耐圧とゲート・ドレイン間耐
圧をそれぞれ所要値に設定することができるとともにソ
ース抵抗の不要な増大を避けることができる。また、ダ
ミーゲート部の下層部の形状を転写してゲート電極９を
形成することにより、フォトリソグラフィで作成できる
線幅よりもゲート長を短縮化することが可能となる。さ
らに、ダミーゲート部を用いているので、プロセス上の
自由度が高くなるとともにイオン注入後のアニールにゲ
ート電極がさらされることがなくゲート電極用金属の選
択性が広がる。

次いで、ダミーゲート部の下層部の形状を転写する他の
方法を説明する。

第２図は、他の転写方法の第１例を示している。

５ｉＮＸ膜３上に、ダミーゲート部の下層部である５ｉ
０２膜４を残した後（第２図Ｑ））、全面に薄い金属膜
１２を形成する（第２図（ｂ））。

ＳｉＯ２膜４を選択的にエツチングしてリフトオフし、
金属膜１２に５ｉ０２膜４の形状に対応した開口を形成
する（第２図（ｃ））。金属膜１２をマスクとして反応
性イオンエツチング法により５ｉＮｙ膜３をエツチング
して開口する（第２図■、（ｅ））　、　Ｔ　ｉ　／Ａ
　ｆ（等のゲート用金属を蒸着し、ＳｉＮｘ膜３をエツ
チングしてリフトオフすることにより、活性層２上にゲ
ート電極９を形成する（１２図（ｆ）、（ｇ））。

第３図は、他の転写方法の第２例を示している。

この方法では、ＧａＡｓ基板の活性層２上に直接、ダミ
ーゲート部の下層部である５ｆ０２膜４を形成する（第
３図（ａ））。次いで、全面に薄いレジスト又は５ｉ０
２以外の薄い絶縁膜１３を形成しく第３図（ｂ））　、
Ｓ　ｉ　０２膜４をエツチングしてリフトオフし、薄い
レジスト又は絶縁膜１３に５ｉ０２膜４の形状に対応し
た開口を形成する。

以後、第２図の（ｅ）〜（ｇ）の各工程と同様にして活
性層２上にゲート電極を形成する。

［発明の効果］ 以上説明したように、本発明によれば、上層部及び下層
部からなるダミーゲート部の下層部側面のエツチング量
により、ゲート・ドレイン間とゲート・ソース間の距離
を独立に設定することができ、また、下層部の形状を転
写してゲート電極を形成することにより、フォトリソグ
ラフィで作成でる線幅以下にゲート長を短縮化すること
ができる。さらに、ダミーゲート部を用いることにより
、プロセス上の自由度が高くなるとともにイオン注入後
のアニール処理等にゲート電極がさらされることがない
のでゲート電極用金属の選択性を広げることができる。

【図面の簡単な説明】

第１図は本発明に係る電界効果トランジスタの製造方法
の一実施例を説明するだめの工程図、第２図及び第３図
はダミーゲート部の下層部の他の転写方法を説明するた
めの工程図である。 に半絶縁性ＧａＡｓ基板、　　２：活性層、４：ダミー
ゲート部の下層部となる５ｉ０２膜、５：ダミーゲート
部の上層部となるＮｉ層、６：レジストマスク（エツチ
ングマスク）、７．８：０１高不純物濃度領域、 ９：ゲート電極、　　１０：ソース電極、１１ニドレイ
ン電極。

Claims (1)

1. 【特許請求の範囲】 （ａ）所定の不純物濃度を有する半導体層上に上層部及
   び下層部からなる所定幅を有するダミーゲート部を形成
   する第１の工程、 （ｂ）前記ダミーゲート部の幅方向の一方の側面にエッ
   チングマスクを形成し前記下層部のみを選択的に所定量
   エッチングする第２の工程、（ｃ）前記上層部をマスク
   としてイオン注入を行うことにより前記ダミーゲート部
   の幅方向に隣接した両側の前記半導体層に高不純物濃度
   領域を形成する第３の工程、 （ｄ）前記下層部の形状を転写したゲート電極を形成す
   る第４の工程、 （ｅ）前記各高不純物濃度領域上にソース電極及びドレ
   イン電極を形成する第５の工程 を有することを特徴とする電界効果トランジスタの製造
   方法。