JPH04207458A - プリンタ装置の画像メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、フレームメモリなどを使用したプリンタ装
置の画像メモリに関するものである。

［従来の技術］ 従来例の構成を第５図を参照しながら説明する。

第５図は、従来のプリンタ装置の画像メモリを示すブロ
ック図である。

第５図において、（１）は入力側のラッチ回路、（２）
はこのラッチ回路（１）に接続されたフレームメモリ（
２）、（３）はこのフレームメモリ（２）に接続された
出力側のラッチ回路、（４）はＣＰＵ（中央演算処理回
路）、（５）はアドレスコントロール回路である。

つぎに、前述した従来例の動作を説明する。

ホスト装置から送られてきた入力イメージデータは、−
旦ラッチ回路（１）でラッチされて、アドレスコントロ
ール回１　（５）のアドレス制御下でフレームメモリ（
２）に記憶される。

また、フレームメモリ（２）に記憶されてし）るイメー
ジデータは、アドレスコントロール回路（５）の制御下
でラッチ回路（３）を通って出力イメージデータとして
、図示していながメカ・ヘッド制御部からサーマルヘッ
ドへ送られる。

ここで、イメージデータには複数の種類があり、例えば
１画素当り８ビツトのものや、４ビツトのものがある。

［発明が解決しようとする課題］ 上述したような従来のプリンタ装置の画像メモリでは、
ホスト装置側とプリンタ装置側の処理速度の違いにより
、例えばフレームメモリ（２）上、のイメージデータを
全部印画していない場合に、次の画面のイメージデータ
がホスト装置から送られてきたときに不都合を生じると
いう問題点があった。

この発明は、前述した問題点を解決するためになされた
もので、イメージデータの階調数が少ないときには複数
の画面のイメージデータを記憶することができるプリン
タ装置の画像メモリを得ることを目的とする。

［課題を解決するための手段］ この発明に係るプリンタ装置の画像メモリは、次に掲げ
る手段を備えたものである。

〔１〕　１画素が複数ビットがら構成されるイメージデ
ータのうち所定ビットを選択する入力選択手段。

〔２〕　前記所定ビットのイメージデータを複数の領域
に分割されたうちの所定の領域に記憶するメモリ手段。

〔３〕　このメモリ手段の複数の領域から前記所定の領
域を選択して記憶されているイメージデータを出力する
出力選択手段。

［作用コ この発明においては、入力選択手段によって、１画素が
複数ビットから構成さｔ′Ｌるイメージデータのうち所
定ビットが選択される。

また、メモリ手段によって、前記所定ビットのイメージ
データが、複数の領域に分割されたうちの所定の領域に
記憶される。

そして、出力選択手段によって、前記メモリ手段の複数
の領域から前記所定の領域が選択されて記憶されている
イメージデータが出力される。

［実施例〕 この発明の一実施例の構成を第１図を参照しながら説明
する。

第１図は、この発明の一実施例を示すプロ・／り図であ
り、ラッチ回ｉ　（］、　）〜アルアドレスコントロー
ル（５）は上述した従来例のものと全く同一である。

第１図において、（６）はラッチ回路（１）とフレーム
メモリ（２）との間に接続されたスイッチ回路、（７）
は同様に接続されたセレクタ、（８）はフレームメモリ
（２）とラッチ回Ｂ（３）との間に接続されたセレクタ
、（９）は同様に接続されたセレクタである。なお、ス
イッチ回路（６）、セレクタ（７）、（８）及び（９）
は切換用の制御信号を受けるために、それぞれＣＰＵ（
４）に接続している。

ところで、この発明の入力選択手段は、前述したこの発
明の一実施例ではスイッチ回路（６）及びセレクタ（７
）から構成され、この発明のメモリ手段は、一実施例で
はフレームメモリ（２）及びアドレスコントロール回路
（５）から構成され、この発明の出力選択手段は、一実
施例ではセレクタ（８）及び（９）から構成されている
。

つぎに、前述した実施例の動作を第２図、第３図及び第
４図を参照しながら説明する。

第２図から第４図までは、この発明の一実施例の動作を
示すブロック図である。なお、ＣＰＵ（４）とアドレス
コントロール回路（５）は省略している６ ４ビット／画素のイメージデータの場合について説明す
る。

第２図は、１画面目のイメージデータ入出力処理の接続
状態を示している。すなわち、スイッチ回路（６）はラ
ッチ回路（１）の上位ビット（Ｄ７〜Ｄ４）とフレーム
メモリ（２）の上位ビット（Ｄ７〜Ｄ４）とを接続して
いる。セレクタ（７）はラッチ回路（１）の下位ビット
（Ｄ３〜Ｄｏ）とフレームメモリ（２）の下位ビット（
Ｄ３〜ＤＯ）とを接続している。また、セレクタ（８）
はフレームメモリ（２）の上位ビット（Ｄ７〜Ｄ４）と
ラッチ回路（３）の上位ビット（Ｄ７−Ｄ４）とを接続
している。Ｃ’ＰＵ（４）は、ホスト装置からのコマン
ドによりイメージデータの種類を認識して前述の各回路
の接続状態を制御する。

第３図は、２画面目のイメージデータ入出力処理の接続
状態を示している。すなわち、セレクタ（７）はラッチ
回路（１）の上位ビット（Ｄ７〜Ｄ４）とフレームメモ
リ（２）の下位ビット（Ｄ３〜Ｄｏ）とを接続している
。また、セレクタ（８）はフレームメモリ（２）の下位
ビット（Ｄ３〜ＤＯ＞とラッチ回路（３）の上位ビット
（Ｄ７〜Ｄ４）とを接続している。ＣＰＵ（４＞は、ホ
スｌ−装置からのイメージデータの枚数を認識して前述
の各回路の接続状態を制御する。

つづいて、８ビット／画素のイメージデータの場合につ
いて説明する。

第４図は、イメージデータ入出力処理の接続状態を示し
ている。すなわち、スイッチ回路（６）はラッチ回路（
１）の上位ビット（Ｄ７〜Ｄ４）とフレームメモリ（２
）の上位ビット（Ｄ７〜Ｄ４）とを接続している。セレ
クタ（７）はラッチ回路（１）の下位ビット（Ｄ３〜Ｄ
ｏ）とフレームメモリ（２）の下位ビット（Ｄ３〜Ｄｏ
＞とを接続している。また、セレクタ（８）はフレーム
メモリ（２）の上位ビット（Ｄ７〜Ｄ４）とラッチ回路
（３）の上位ビット（Ｄ７〜Ｄ４）とを接続している。

セレクタ（９）はフレームメモリ（２）の下位ビット（
Ｄ３へＤｏ＞とラッチ回路（３）の下位とノド（Ｄ３〜
Ｄｏ）とを接続している。ＣＰＬ＋（４）は、ホスト装
置からのコマンドによりイメージデータの種類を認識し
て前述の各回路の接続状態を制御する。

この発明の一実施例は、前述したように、ホスト装置か
ら入力されるイメージデータのｔｌｉ調数が少ない場合
、複数画面のデータを内蔵しているフレームメモリ（２
）に記憶するようにしたので、すなわちフレームメモリ
（２）をビット単位で分割して、上位ビットと下位ビッ
トで独立にアクセス可能とし、フレームメモリ（２）へ
の書き込み時に、２画面目のデータをビットシフトによ
り下位ビットのフレームメモリ（２）に書き込み、読み
だし時には、再びビットシフトにより元のビット位置に
合わせるようにしたので、２ｍ面分のイメージデータを
記憶することができるという効果を奏する。

なお、前述した一実施例ではフレームメモリ（２）を２
分割にしたが、さらに細かく分割できる構成にすると、
階調数が少なくなるごとに記憶できる画面の数が増える
。

［発明の効果コ この発明は、以上説明したとおり、１画素が複数ビット
から構成されるイメージデータのうち所定ビットを選択
する入力選択手段と、前記所定ビットのイメージデータ
を複数の領域に分割されたうちの所定の領域に記憶する
メモリ手段と、このメモリ手段の複数の領域から前記所
定の領域を選択して記憶されているイメージデータを出
力する出力選択手段とを備えたので、イメージデータの
階調数が少ないときには複数の画面のイメージデータを
記憶することができるという効果を奏する。

【図面の簡単な説明】

第１ｃｉｉｆｆはこの発明の一実施例を示すブロック図
、第２図、第３図及び第４図はこの発明の一実施例の接
続状態を示すブロック図、第５図は従来のプリンタ装置
の画像メモリを示すブロック図である。 図において、 （１〉、（３）　　　ラッチ回路、 （２）　・・　フレームメモリ、 く　４　）　　　　・・・　　　ＣＰＵ　　、（５）　
　　アドレスコントロール回路、（６）　・・・　スイ
ッチ回路、 （７）、（８）、（９）　・・・　ラッチ回路である。 なお、各図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １画素が複数ビットから構成されるイメージデータのう
   ち所定ビットを選択する入力選択手段、前記所定ビット
   のイメージデータを複数の領域に分割されたうちの所定
   の領域に記憶するメモリ手段、及びこのメモリ手段の複
   数の領域から前記所定の領域を選択して記憶されている
   イメージデータを出力する出力選択手段を備えたことを
   特徴とするプリンタ装置の画像メモリ。