JPH04207525A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JPH04207525A JPH04207525A JP2334634A JP33463490A JPH04207525A JP H04207525 A JPH04207525 A JP H04207525A JP 2334634 A JP2334634 A JP 2334634A JP 33463490 A JP33463490 A JP 33463490A JP H04207525 A JPH04207525 A JP H04207525A
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- JP
- Japan
- Prior art keywords
- frequency division
- phase difference
- clock
- division ratio
- signal
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタルＰＰＬ回路の改良に関し、周波
数の低い基準クロックを用いて誤差の少ない高精度のデ
ィジタルＰＰＬ回路を実現したものである。
数の低い基準クロックを用いて誤差の少ない高精度のデ
ィジタルＰＰＬ回路を実現したものである。
ＰＰＬ回路は、例えばＣＤ（コンパクト・ディスク）プ
レーヤにおいて、再生されたＥ Ｆ Ｍ（Ｅｉｇｈｔ
ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｆｏｎ）信号
からクロック信号を再生するクロック再生回路として利
用されている。
レーヤにおいて、再生されたＥ Ｆ Ｍ（Ｅｉｇｈｔ
ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｆｏｎ）信号
からクロック信号を再生するクロック再生回路として利
用されている。
第２図は、従来のアナログ方式クロック再生回路を示し
たものである。位相差検出回路１０は、ディスク再生Ｅ
ＦＭ信号とＶ ＣＯ１，２から出力される再生クロック
とを位相比較し、その位相差信号を出力する。位相差信
号はループフィルタ１４で平均化されて、その出力電圧
に応じてＶＣＯ１２の発振周波数か制御されて、Ｅ Ｆ
Ｍ信号に同期した再生クロックを肖る。
たものである。位相差検出回路１０は、ディスク再生Ｅ
ＦＭ信号とＶ ＣＯ１，２から出力される再生クロック
とを位相比較し、その位相差信号を出力する。位相差信
号はループフィルタ１４で平均化されて、その出力電圧
に応じてＶＣＯ１２の発振周波数か制御されて、Ｅ Ｆ
Ｍ信号に同期した再生クロックを肖る。
第３図は、これをディジタル化した従来のデイ／タルＰ
ＰＬを示ずちので、ＶＣＯの代わりに基準クロックを発
生する水晶発振子等の基準クロック発振器１５と分周比
か可変の可変分周器］６か用いられている。位相差検出
回路］８で検出される位相差信号をループフィルタ２０
で平均化した信号に応して可変分周器］６の分周比を制
御して基準クロックを分周することにより、再生ＥＦＭ
信号に同期した再生クロックを得ている。
ＰＬを示ずちので、ＶＣＯの代わりに基準クロックを発
生する水晶発振子等の基準クロック発振器１５と分周比
か可変の可変分周器］６か用いられている。位相差検出
回路］８で検出される位相差信号をループフィルタ２０
で平均化した信号に応して可変分周器］６の分周比を制
御して基準クロックを分周することにより、再生ＥＦＭ
信号に同期した再生クロックを得ている。
第３図のディジタルＰＰＬ回路では、可変分周器１６が
とり得る分周比は整数値であるため、再生クロックとし
て得られる周波数種類は限られていた。例えば、基準ク
ロックか１００ ＭＨｚであるとすると、 ２２分周＋ ４． ５４５４Ｍ１ｌｚ ２３分周・４．３４７８ＭＨｚ ２４分周＋ ４． ｉ ６６７ＭＨｚとなる。したか
って、従来のディジタルＰＰＬ回路では、位相差か検出
されること（ＥＦＭ信号の“１′、“０”が変化するこ
と）に、その位相差に基づき実際のクロック周波数に最
も近い周波数か得られる分周比に設定して、再生クロッ
クを？ｌ！でいた。
とり得る分周比は整数値であるため、再生クロックとし
て得られる周波数種類は限られていた。例えば、基準ク
ロックか１００ ＭＨｚであるとすると、 ２２分周＋ ４． ５４５４Ｍ１ｌｚ ２３分周・４．３４７８ＭＨｚ ２４分周＋ ４． ｉ ６６７ＭＨｚとなる。したか
って、従来のディジタルＰＰＬ回路では、位相差か検出
されること（ＥＦＭ信号の“１′、“０”が変化するこ
と）に、その位相差に基づき実際のクロック周波数に最
も近い周波数か得られる分周比に設定して、再生クロッ
クを？ｌ！でいた。
ＣＤの場合、位相差検出周期は３〜］、］Ｔ＜Ｔ”は再
生クロック周期）と長いので、従来のようにｉＪ変分周
器の分周比を近似的に設定する方式では、次に位相差が
検出されるまでに誤差か大きくなる欠点があった。例え
ば、再生ＥＦＭ信号か規格の速度（クロック周波数は４
． ３２１８Ｍｌｌ７． ）で再生されている場合に、
可変分周器１６の分周比を２４分周に設定したとすると
、実際の再生ＥＦＭ信号のクロック周期は、 −２３１，ｎｓ ４．３２１８ であるのに対し、可変分周器１６から出力される再生ク
ロック周期 ］、 ００ ＭＨｚ となり、１クロツク当たり９ｎｓの誤差となる。したか
って、再生Ｅ Ｆ Ｍ信号の長さか１． Ｉ Ｔである
とすると、この１．１ Ｔの信号の終了時点では９ｎｓ
Ｘ １ ］、 ＝ ９９ｎｓ もの誤差が生してしまう。
生クロック周期）と長いので、従来のようにｉＪ変分周
器の分周比を近似的に設定する方式では、次に位相差が
検出されるまでに誤差か大きくなる欠点があった。例え
ば、再生ＥＦＭ信号か規格の速度（クロック周波数は４
． ３２１８Ｍｌｌ７． ）で再生されている場合に、
可変分周器１６の分周比を２４分周に設定したとすると
、実際の再生ＥＦＭ信号のクロック周期は、 −２３１，ｎｓ ４．３２１８ であるのに対し、可変分周器１６から出力される再生ク
ロック周期 ］、 ００ ＭＨｚ となり、１クロツク当たり９ｎｓの誤差となる。したか
って、再生Ｅ Ｆ Ｍ信号の長さか１． Ｉ Ｔである
とすると、この１．１ Ｔの信号の終了時点では９ｎｓ
Ｘ １ ］、 ＝ ９９ｎｓ もの誤差が生してしまう。
これを防止するには、基準クロックをより高周波で発振
させる以外になく （例えば２３１ ｎｓの再生クロッ
ク周期を得るには、１ＧＨｚの基準クロックを２３１分
周しなければならない）、素子的に実現が難しい。
させる以外になく （例えば２３１ ｎｓの再生クロッ
ク周期を得るには、１ＧＨｚの基準クロックを２３１分
周しなければならない）、素子的に実現が難しい。
この発明は、前記従来の技術における問題点を解決して
、低い周波数の基準クロックを用いて入力信号に高精度
に同期した再生クロックか得られるディジタルＰＰＬ回
路を提供しようとするものである。
、低い周波数の基準クロックを用いて入力信号に高精度
に同期した再生クロックか得られるディジタルＰＰＬ回
路を提供しようとするものである。
この発明は、基準クロックを出力する基準クロック源と
、この基準クロックを指示された分周比で分周し、再生
クロックを出力する可変分周手段と、前記再生クロック
と入力信号の位相差をディジタル数値として検出する位
相差検出手段と、前記再生クロック基準で動作し、前記
位相差検出手段の出力に所定のフィルタ特性を付与する
ディジタルフィルタ手段と、前記入力信号の位相差検出
期間内に、複数種類の整数の分周比指令値を前記可変分
周手段に順次指示して、この可変分周手段において前記
位相差を修正するに必要な小数点以下を含む分周比を前
記指示された分周比の平均値として実現する分周比指示
制御手段とを具備してなるものである。
、この基準クロックを指示された分周比で分周し、再生
クロックを出力する可変分周手段と、前記再生クロック
と入力信号の位相差をディジタル数値として検出する位
相差検出手段と、前記再生クロック基準で動作し、前記
位相差検出手段の出力に所定のフィルタ特性を付与する
ディジタルフィルタ手段と、前記入力信号の位相差検出
期間内に、複数種類の整数の分周比指令値を前記可変分
周手段に順次指示して、この可変分周手段において前記
位相差を修正するに必要な小数点以下を含む分周比を前
記指示された分周比の平均値として実現する分周比指示
制御手段とを具備してなるものである。
この発明によれば、位相差検出期間ごとに分周比を固定
とせずに、変化させるようにしたので、平均的に小数点
以下を含む分周比が得られ、これにより入力信号クロッ
クに近い再生クロックか得られ、基準クロック周波数か
低くても誤差の少ない再生クロックを得ることができる
。
とせずに、変化させるようにしたので、平均的に小数点
以下を含む分周比が得られ、これにより入力信号クロッ
クに近い再生クロックか得られ、基準クロック周波数か
低くても誤差の少ない再生クロックを得ることができる
。
〔実施例〕
この発明をＣＤプレーヤのクロック再生回路に適用した
一実施例を第１図に示す。基準クロック発振器〕５は水
晶発振子等で構成されて、例えば１ （）ＯＭＨｚの基
準クロックを発生する。この基準クロックは、分周比か
様々な整数値に可変の可変分周器１６で分周されて、再
生クロックが得られる。
一実施例を第１図に示す。基準クロック発振器〕５は水
晶発振子等で構成されて、例えば１ （）ＯＭＨｚの基
準クロックを発生する。この基準クロックは、分周比か
様々な整数値に可変の可変分周器１６で分周されて、再
生クロックが得られる。
位相差検出回路１８は、ディスクから再生されたＥＦＭ
信号と再生クロックとをＥＦＭ信号の“］”、゛０″が
変化するごとに位相比較し、これらの位相差を検出する
。その位相差信号は、再生クロックで動作されるループ
フィルタ２０で平均化されて、分周比発生回路２２に入
力される。
信号と再生クロックとをＥＦＭ信号の“］”、゛０″が
変化するごとに位相比較し、これらの位相差を検出する
。その位相差信号は、再生クロックで動作されるループ
フィルタ２０で平均化されて、分周比発生回路２２に入
力される。
分周比発生回路２２は、入力される位相差信号に応して
これを修正するに必要な小数点以下を含む分周比を再生
クロック周期ごとに求めて、この値に近い整数値を可変
分周器１６の分周比として指令し、可変分周器１６をこ
の分周比に設定する。
これを修正するに必要な小数点以下を含む分周比を再生
クロック周期ごとに求めて、この値に近い整数値を可変
分周器１６の分周比として指令し、可変分周器１６をこ
の分周比に設定する。
また、その際の丸め誤差（小数点以下を含む分周比−設
定された整数の分周比）を再生クロック周期ごとに累算
していき、累算値が整数値に繰り上がるごとに分周比を
その再生クロック周期の間だけ＋１または一１変化させ
る。
定された整数の分周比）を再生クロック周期ごとに累算
していき、累算値が整数値に繰り上がるごとに分周比を
その再生クロック周期の間だけ＋１または一１変化させ
る。
これにより、位相差検出期間内て分周比か切ｔ）換わり
、この期間内における平均の再生クロック周期は入力信
号の実際のクロック周期に近いものとなり、位相差検出
期間か１］Ｔ等長い場合にも誤差の少ない再生クロック
を得ることかできる。
、この期間内における平均の再生クロック周期は入力信
号の実際のクロック周期に近いものとなり、位相差検出
期間か１］Ｔ等長い場合にも誤差の少ない再生クロック
を得ることかできる。
例えば、入力されるＥＦＭ信号のクロック周期か規格値
２３１．３８５ｎｓてあった場合に、平均の分周比を２
３．１．５に設定すれば（例えば２（１クロツク中に２
３分周の再生クロックを１７回、２４分周の再生クロッ
クを３回含ませることにより実現される）、再生クロッ
ク周期の平均は２３１．５ｎｓとなり、１再生クロック
当りの誤差は、 ２３１、 ５ｎｓ−２３１，３８５ｎｓ＝０．
］ コ ５Ｓ となる。したかって、再生Ｅ Ｆ Ｍ信号が１． Ｉ
Ｔと長い場合にも、１１Ｔの信号の終了時の誤差は、０
、 １１５ｎｓｘｌｌ＝１． ２６５ 口Ｓとな
り、前記第３図の従来装置の誤差が同様の場合に９９ｎ
ｓであったのに比べて大幅に減少することかできる。
２３１．３８５ｎｓてあった場合に、平均の分周比を２
３．１．５に設定すれば（例えば２（１クロツク中に２
３分周の再生クロックを１７回、２４分周の再生クロッ
クを３回含ませることにより実現される）、再生クロッ
ク周期の平均は２３１．５ｎｓとなり、１再生クロック
当りの誤差は、 ２３１、 ５ｎｓ−２３１，３８５ｎｓ＝０．
］ コ ５Ｓ となる。したかって、再生Ｅ Ｆ Ｍ信号が１． Ｉ
Ｔと長い場合にも、１１Ｔの信号の終了時の誤差は、０
、 １１５ｎｓｘｌｌ＝１． ２６５ 口Ｓとな
り、前記第３図の従来装置の誤差が同様の場合に９９ｎ
ｓであったのに比べて大幅に減少することかできる。
第１図の各部の具体例について説明する。
（１） 位相差検出回路１８
位相差検出回路１８の具体例を第４図に示す。
遅延器とＥＸＯＲとからなる回路２３は、ＥＦ〜１信号
の立上り・立下りの時点を検出する。Ｓ Ｒ，Ｔ７リソ
ブフロツプ２４ａは、ＥＦＭ信号と再生クロックの位相
差を求める。この位相差でＡＮＤゲートを制御しカウン
ト用の高速固定クロックを選択的にカウンタ２５へ供給
する。このカウンタ２５は、カウント値をクリアするリ
セット端子Ｒと、カウントのアップダウン切換端子Ｕ／
Ｄを備え、出力りをラッチ２６へ供給している。ＳＲフ
リップフロップ２４ｂは、位相差の状態に応じてカウン
タ２５のアップダウンを制御する信号を作成するもので
ある。
の立上り・立下りの時点を検出する。Ｓ Ｒ，Ｔ７リソ
ブフロツプ２４ａは、ＥＦＭ信号と再生クロックの位相
差を求める。この位相差でＡＮＤゲートを制御しカウン
ト用の高速固定クロックを選択的にカウンタ２５へ供給
する。このカウンタ２５は、カウント値をクリアするリ
セット端子Ｒと、カウントのアップダウン切換端子Ｕ／
Ｄを備え、出力りをラッチ２６へ供給している。ＳＲフ
リップフロップ２４ｂは、位相差の状態に応じてカウン
タ２５のアップダウンを制御する信号を作成するもので
ある。
第５図に動作波形図を示す。ＥＦＭＦＭ信号、その変化
時点を示すパルスｂとなり、このパルスｂと再生クロッ
クＣの立上りからＳＲフリップフロップ２４ａの出力ｄ
が形成される。この時、ＳＲフリップフロップ２４ｂで
は、パルスｂと再生クロックＣの立下りから出ツノｅか
形成される。出力ｄはカウント用の高速クロックのＡＮ
Ｄケ＝１・制御に用いられ、出力ｅはカウンタ２５のア
ップダウン切換に用いられる。
時点を示すパルスｂとなり、このパルスｂと再生クロッ
クＣの立上りからＳＲフリップフロップ２４ａの出力ｄ
が形成される。この時、ＳＲフリップフロップ２４ｂで
は、パルスｂと再生クロックＣの立下りから出ツノｅか
形成される。出力ｄはカウント用の高速クロックのＡＮ
Ｄケ＝１・制御に用いられ、出力ｅはカウンタ２５のア
ップダウン切換に用いられる。
カウンタ２５は、出力ｅが０”の時ダウンカウント動作
となり、出力ｅが“］”の時アップカウント動作となる
。これにより、カウンタ２５へ入力される高速クロック
ｆは図示のようにアップダウンか切り換えられてカウン
トされ、その最終的なカウント結果は再生クロックＣの
立上り毎にラッチ２６へロードされる。ラッチ２６のデ
ータ値は、位相検出出力（カウント値）てあり、ＥＦＭ
ＦＭ信号再生クロックＣよりも進んでいる場合には正の
値、遅れている場合には負の値となり、かつ、その程度
は絶対値によって表わされるものとなる。なお、再生ク
ロックＣの立上りに対し、対応するＥＦＭ信号の変化が
ない時には位相検出出力は零となる。
となり、出力ｅが“］”の時アップカウント動作となる
。これにより、カウンタ２５へ入力される高速クロック
ｆは図示のようにアップダウンか切り換えられてカウン
トされ、その最終的なカウント結果は再生クロックＣの
立上り毎にラッチ２６へロードされる。ラッチ２６のデ
ータ値は、位相検出出力（カウント値）てあり、ＥＦＭ
ＦＭ信号再生クロックＣよりも進んでいる場合には正の
値、遅れている場合には負の値となり、かつ、その程度
は絶対値によって表わされるものとなる。なお、再生ク
ロックＣの立上りに対し、対応するＥＦＭ信号の変化が
ない時には位相検出出力は零となる。
（２） ループフィルタ１４
ループフィルタ］４の具体例を第６図に示す。
これは、巡回形ディジタルフィルタとして構成されたも
ので、再生クロフクにより駆動される。人力される位相
差信号（カウント値）は、係数乗算器２８で係数Ｃか付
与されて、加算器３０に人力される。また、位相差信号
は、係数乗算器３２で係数ａが付与されて、加算器３４
に入力される。
ので、再生クロフクにより駆動される。人力される位相
差信号（カウント値）は、係数乗算器２８で係数Ｃか付
与されて、加算器３０に人力される。また、位相差信号
は、係数乗算器３２で係数ａが付与されて、加算器３４
に入力される。
加算器３４はそれ自身の出力を単位遅延素子３６を介し
て係数乗算器３８で係数すを付与して帰還し、係数乗算
器３２からの出力と加算する。加算器３４の出力は加算
器３０に入力されて、係数乗算器２８からの出力と加算
されて出力される。
て係数乗算器３８で係数すを付与して帰還し、係数乗算
器３２からの出力と加算する。加算器３４の出力は加算
器３０に入力されて、係数乗算器２８からの出力と加算
されて出力される。
このループフィルタ２０は例えば第７図に示すような特
性のローパスフィルタとして構成され、入力される位相
差信号を平均化して出力する。ループフィルタ２０はＤ
Ｓ Ｐ （Ｄｉｇｉｔａｌ ＳｉｇｎａｌＰｒｏｃｅ
ｓｓｏｒ ）で構成すれば、回路構成や係数値により特
性値を任意に設定することかできる。
性のローパスフィルタとして構成され、入力される位相
差信号を平均化して出力する。ループフィルタ２０はＤ
Ｓ Ｐ （Ｄｉｇｉｔａｌ ＳｉｇｎａｌＰｒｏｃｅ
ｓｓｏｒ ）で構成すれば、回路構成や係数値により特
性値を任意に設定することかできる。
（３） 分周比発生回路２２
分周比発生回路２２の具体例を第８図に示す。
ループフィルタ２０で平均化された位ｉＩ］差（二対は
、分周比演算回路４０に入力される。分周比演算回路４
０は、位相差を修正するのに必要な分周比を演算する回
路であり、例えば検出された位相差に基づきＩＴ当りの
位相差を求め（位相差信号を位相差検出期間で割り算す
る）、この値で前回の位相差検出に基づく分周比演算値
を補正する二とにより算出される。
、分周比演算回路４０に入力される。分周比演算回路４
０は、位相差を修正するのに必要な分周比を演算する回
路であり、例えば検出された位相差に基づきＩＴ当りの
位相差を求め（位相差信号を位相差検出期間で割り算す
る）、この値で前回の位相差検出に基づく分周比演算値
を補正する二とにより算出される。
分周比演算回路４０て演算された分周比設定値Ａ（小数
点以下を含む）は、加算器４２．４４を介して分周比出
力回路４６に入力される。分周比出力回路４６は、入力
される分周比設定値への小数点以下を切り捨てて、整数
値のみの分周比指令値Ｂとして出力する。可変分周器１
６（第１図）の分周比は、この分周比指令値Ｂに設定さ
れる。
点以下を含む）は、加算器４２．４４を介して分周比出
力回路４６に入力される。分周比出力回路４６は、入力
される分周比設定値への小数点以下を切り捨てて、整数
値のみの分周比指令値Ｂとして出力する。可変分周器１
６（第１図）の分周比は、この分周比指令値Ｂに設定さ
れる。
分周比指令値Ｂは係数乗算器４８、加算器５０、単位遅
延素子５２、係数乗算器５４で構成される平均化回路で
平均値かとられる。この平均値は係数乗算器５６で極性
か反転されて、加算器４２に入力されて、分周比設定値
Ａとの偏差りかとられる。加算器４４および単位遅延素
子５８は再生クロ、り周期ことに偏差りを累算していく
、そして、この累算値が整数値に繰り上がるごとに分周
比出力回路４６は１再生クロック周期たけ分周比設定値
をＢ＋１として出力し、誤差の修正が行なわれる。
延素子５２、係数乗算器５４で構成される平均化回路で
平均値かとられる。この平均値は係数乗算器５６で極性
か反転されて、加算器４２に入力されて、分周比設定値
Ａとの偏差りかとられる。加算器４４および単位遅延素
子５８は再生クロ、り周期ことに偏差りを累算していく
、そして、この累算値が整数値に繰り上がるごとに分周
比出力回路４６は１再生クロック周期たけ分周比設定値
をＢ＋１として出力し、誤差の修正が行なわれる。
前記実施例では分周比出力回路（第８図）は小数点以下
を切り捨てるようにしたか、切り上げ、四捨五入等も可
能である。
を切り捨てるようにしたか、切り上げ、四捨五入等も可
能である。
また、前記実施例では位相差検出回路１８およびループ
フィルタ２０をディジタル回路で構成した場合について
説明したが（第４図、第６図）、これらをアナログ回路
で構成し、ループフィルタ２０の出力をＡ／Ｄ変換して
分周比発生回路２２に入力するように構成したディジタ
ルＰＰＬ回路等にも適用することができる。
フィルタ２０をディジタル回路で構成した場合について
説明したが（第４図、第６図）、これらをアナログ回路
で構成し、ループフィルタ２０の出力をＡ／Ｄ変換して
分周比発生回路２２に入力するように構成したディジタ
ルＰＰＬ回路等にも適用することができる。
また、前記実施例ではこの発明をＣＤプレーヤのクロッ
ク再生回路に適用した場合について説明したか、それ以
外の各種用途にも適用できる。
ク再生回路に適用した場合について説明したか、それ以
外の各種用途にも適用できる。
以上説明したように、この発明によれば、位相差検出期
間ごとに分周比を固定とせすに、変化させるようにした
ので、平均的に小数点以下を含む分周比が得られ、これ
により入力信号クロックに近い再生クロックが得られ、
基準クロック周波数か低くても誤差の少ない再生クロッ
クを得ることかできる。
間ごとに分周比を固定とせすに、変化させるようにした
ので、平均的に小数点以下を含む分周比が得られ、これ
により入力信号クロックに近い再生クロックが得られ、
基準クロック周波数か低くても誤差の少ない再生クロッ
クを得ることかできる。
第１図は、この発明をＣＤプレーヤのクロック再生回路
に適用した一実施例を示すブロック図である。 第２図は、従来のアナログＰＰＬ回路を示すブロック図
である。 第３図は、従来のディジタルＰＰＬ回路を示すブロック
図である。 第４図は、第１図の位相差検出回路１８の具体例を示す
ブロック図である。 第５図は、第４図の回路の動作波形図である。 第６図は、第１図のループフィルタ２０の具体例を示す
ブロック図である。 第７図は、第６図のループフィルタ２０の特性例を示す
線図である。 第８図は、第１図の分周比発生回路２２の具体例を示す
ブロック図である。 １５基準クロック発生器・・ （基準クロック源）、１
６・・・可変分周器（可変分周手段）、１８・・・位相
差検出回路（位相差検出手段）、２０・ループフィルタ
（ディジタルフィルタ手段）、２２・・分周比発生回路
（分周比指示制御手段）。 出願人 ヤ マ ハ 株 式 会 社代理人 加
藤 邦 彦（ほか］８名 第２図 第３図
に適用した一実施例を示すブロック図である。 第２図は、従来のアナログＰＰＬ回路を示すブロック図
である。 第３図は、従来のディジタルＰＰＬ回路を示すブロック
図である。 第４図は、第１図の位相差検出回路１８の具体例を示す
ブロック図である。 第５図は、第４図の回路の動作波形図である。 第６図は、第１図のループフィルタ２０の具体例を示す
ブロック図である。 第７図は、第６図のループフィルタ２０の特性例を示す
線図である。 第８図は、第１図の分周比発生回路２２の具体例を示す
ブロック図である。 １５基準クロック発生器・・ （基準クロック源）、１
６・・・可変分周器（可変分周手段）、１８・・・位相
差検出回路（位相差検出手段）、２０・ループフィルタ
（ディジタルフィルタ手段）、２２・・分周比発生回路
（分周比指示制御手段）。 出願人 ヤ マ ハ 株 式 会 社代理人 加
藤 邦 彦（ほか］８名 第２図 第３図
Claims (1)
- 【特許請求の範囲】 基準クロックを出力する基準クロック源と、この基準ク
ロックを指示された分周比で分周し、再生クロックを出
力する可変分周手段と、 前記再生クロックと入力信号の位相差をディジタル数値
として検出する位相差検出手段と、前記再生クロック基
準で動作し、前記位相差検出手段の出力に所定のフィル
タ特性を付与するディジタルフィルタ手段と、 前記入力信号の位相差検出期間内に、複数種類の整数の
分周比指令値を前記可変分周手段に順次指示して、この
可変分周手段において前記位相差を修正するに必要な小
数点以下を含む分周比を前記指示された分周比の平均値
として実現する分周比指示制御手段と を具備してなるディジタルＰＰＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2334634A JPH04207525A (ja) | 1990-11-30 | 1990-11-30 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2334634A JPH04207525A (ja) | 1990-11-30 | 1990-11-30 | ディジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207525A true JPH04207525A (ja) | 1992-07-29 |
Family
ID=18279572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2334634A Pending JPH04207525A (ja) | 1990-11-30 | 1990-11-30 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207525A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000030107A1 (en) * | 1998-11-13 | 2000-05-25 | Matsushita Electric Industrial Co., Ltd. | Multi-rate clock generator and multi-rate digital data reproducing device |
| JP2002027282A (ja) * | 2000-07-10 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 同期分離回路 |
| JP2003510912A (ja) * | 1999-09-21 | 2003-03-18 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | クロック回復 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068723A (ja) * | 1983-09-22 | 1985-04-19 | Nec Corp | デイジタル位相制御方式 |
| JPS6460020A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Numerical control oscillator |
-
1990
- 1990-11-30 JP JP2334634A patent/JPH04207525A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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