JPH04207632A - 周波数シンセサイザ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、基準信号の周波数よりも小さな周波数間隔で
出力信号の周波数を制御する周波数シンセサイザ装置に
関するものである。

従来の技術 従来の通常の周波数シンセサイザ装置は、出力信号を分
周して基準信号に同期させ、基準信号の周波数の整数倍
の周波数の信号を出力する。

第４図にこの従来の周波数シンセサイザ装置の構成図を
示す。第４図において、１は電圧制御発振器、２は可変
分周器、３は位相比較器、４は低域通過フィルタである
。可変分周器２は電圧制御発振器１の出力の周波数を設
定された値で分周して出力する。位相比較器３は可変分
周器２の出力と基準信号の位相を比較して位相差を出力
する。

位相比較器３の出力は低域通過フィルタ４を介して電圧
制御発振器１に入力される。電圧制御発振器１の出力は
出力信号として外部に出力されるとともに、可変分周器
２に入力される。

以上のように構成された従来の周波数シンセサイザ装置
においては、電圧制御発振器１、可変分周器２、位相比
較器３、低域通過フィルタ４がフィードバックループを
形成しており、可変分周器２の出力と基準信号の位相差
が０になるように働く。従って、電圧制御発振器１の出
力信号の基準信号に対する周波数の比は可変分周器２の
分周比となって安定状態になる。

この従来の周波数シンセサイザ装置では、出力信号の周
波数は基準信号の周波数の整数倍以外の値にすることは
できない。

そこで従来、基準信号の周波数よりも小さな周波数間隔
で出力信号の周波数を制御するには、通常の周波数シン
セサイザ装置の分周器の分周比を時間的に変化させるこ
とにより行っていた。

第５図にこの従来の、基準信号の周波数よりも小さな周
波数間隔で出力信号の周波数を制御する周波数シンセサ
イザ装置の構成図を示す。第５図は第４図の構成に分周
比制御回路５を付加したものであるため、同一部には同
一の符号を付して説明を省略する。第５図において、５
は分周比制御回路、６は分数値レジスタ、７は位相加算
器、８は位相レジスタ、９は整数値レジスタ、１０は分
周比設定回路である。分周比制御回路５は、分数値レジ
スタ６、位相加算器７、位相レジスタ８、整数値レジス
タ９、分周比設定回路１０から構成される。分数値レジ
スタ６の出力と位相レジスタ８の出力は位相加算器７に
入力して加算される。位相加算器７の出力は位相レジス
タ８に入力される。

位相加算器７がオーバーフローしたときに発生するキャ
リーと、整数値レジスタ９の出力は分周比設定回路１０
に入力される。分周比設定回路１０の出力は分周比制御
回路５の出力として可変分周器２に入力される。

以上のように構成された従来の、基準信号の周波数より
も小さな周波数間隔で出力信号の周波数を制御する周波
数シンセサイザ装置の動作を以下に説明する。以下の説
明では分数値レジスタ６の値をＦ、整数値レジスタ９の
値をＭとする。

位相加算器７のビット数をｎビットとすると、位相レジ
スタ８の値Ｎは、０から２　”−１の値をとる。位相レ
ジスタ８には分数値レジスタ６の値Ｆと１クロツク前の
位相レジスタ８の値の合計が格納されるため、位相レジ
スタ８の値はＦずつ増加していく。従って、２７クロツ
クの間にＦ回キャリーが位相加算器７から発生する。分
周比設定回路１０は、位相加算器７からキャリーが発生
していないときは整数値レジスタ９の値Ｍを出力し、位
相加算器７からキャリーが発生したときは（Ｍ＋１）を
出力し、可変分周器２の分周比とする。従って、可変分
周器２は２″クロツクの間に、Ｆ回分周比が（Ｍ＋　１
　＞　となり、（２”−Ｆ）回分用比がＭとなる。これ
らを平均すると、 （（Ｍ＋　１　）ｘＦ＋Ｍｘ（２″−Ｆ））／２’＝Ｍ
＋　Ｆ／２゜ の分周比が得られる。安定状態の出力信号の周波数は、
分周比に基準信号の周波数を乗じた値となるので、出力
信号の周波数は、基準信号の周波数の１／２”の間隔で
制御される。

発明が解決しようとする課題 しかしながら前記のような構成では、キャリーの発生の
たびに可変分周器２の分周比が１だけ変化する。分周比
が変化すればその時間変化率に対応する周波数成分が位
相比較器２の出力に加わる。

分周比の時間変化率に対応する周波数成分が最も低くな
るのは、分数値レジスタ６の値が１のときで基準信号周
波数の１／２’であり、これは隣接する出力信号の周波
数間隔である。このため、低域通過フィルタ４の通過帯
域を出力信号の周波数間隔に比べて十分に低く設定しな
ければ、出力信号に隣接する周波数の成分がスプリアス
として含まれることになる。逆に低域通過フィルタ４の
通過帯域を低くすると出力信号が安定状態になるまでの
引き込み時間が長くなってしまうという課題を有してい
た。

本発明はかかる点に鑑み、基準信号周波数よりも小さな
周波数間隔で出力信号周波数を制御し、かつ、引き込み
時間を長くすることなく出力信号のスプリアスを抑えた
周波数シンセサイザを提供することを目的とする。

課題を解決するための手段 本発明は、電圧制御発振器と可変分周器と位相比較器と
低域通過フィルタと分周比制御回路を備え、前記分周比
制御回路は分数値レジスタと整数値レジスタと位相加算
器と位相レジスタと分周比設定回路とメモリとアドレス
指定回路からなり、前記位相レジスタはクロックに同期
して出力を発生し、前記分数値レジスタの出力と前記位
相レジスタの出力は前記位相加算器に入力して加算され
、前記位相加算器の出力は前記位相レジスタに入力し、
前記アドレス指定回路はクロック毎に前記メモリのアド
レスを順番に指定していき、前記メモリはクロック毎に
、ある一定値以上の値と以下の値を交互に出力し、前記
位相加算器がオーバーフローしたときに発生するキャリ
ーと前記整数値レジスタの出力と前記メモリの出力は前
記分周比設定回路に入力され、前記分周比設定回路は人
力された値の加算値を出力し、前記分周比設定回路の出
力は前記可変分周器に接続して分周比を設定し、前記位
相比較器は前記可変分周器の出力と基準信号の位相差を
出力し、基準信号の周波数はクロックの周波数に等しく
、前記位相比較器の出力は前記低域通過フィルタを通っ
て前記電圧制御発振器に入力され、前記電圧制御発振器
の出力信号は外部に出力されるとともに一部が前記可変
分周器に入力して分周されることを特徴とするものであ
る。

作用 本発明は前記した構成により、位相加算器のビット数を
ｎビットとすると、位相レジスタの値Ｎは、０から２７
−１の値をとる。位相レジスタには分数値レジスタの値
Ｆと１クロツク前の位相レジスタの値の合計が格納され
るため、位相レジスタの値はクロック毎にＦずつ増加し
ていく。従って、２″クロツクの間にＦ回キャリーが位
相加算器から発生する。分周比設定回路は、位相加算器
からキャリーが発生してい存いときは整数値レジスタの
値とメモリの出力値を加算して出力し、位相加算器から
キャリーが発生したときは整数値レジスタの値とメモリ
の出力値と１を加算して出力し、可変分周器の分周比と
する。

クロック毎にメモリのデータが順に出力されるため、２
″クロツクの間のメモリの出力データの合計値は一定値
となる。この合計値を２″でわった値が１クロツクあた
りの出力平均値である。このメモリの出力値の１クロツ
クあたりの平均値をＲとすると、可変分周器は２″クロ
ツクの間に、Ｆ回分周比がＭ＋Ｒ＋１となり、（２”−
Ｆ）回分用比がＭ＋Ｒとなる。これらを平均すると、（
（Ｍ＋Ｒ＋Ｆ＋１）ＸＦ＋　（Ｍ＋Ｒ）Ｘ（２’−Ｆ）
）／２”　＝Ｍ＋Ｒ＋Ｆ／２”の分周比が得られる。安
定状態の出力信号の周波数は分周比に基準信号の周波数
を乗じた値となるので、安定状態の出力信号の周波数は
、基準信号の周波数のｌ／２７の間隔で制御される。

一方、メモリの出力値はクロック毎に変化するため、可
変分周器の分周比はクロック毎に変化することになる。

分周比が変化すればその時間変化率に対応する周波数成
分が位相比較器の出力に加わる。よって、分周比の変化
によって位相比較器の出力に加わる不要周波数成分はク
ロック周波数に等しくなる。従って、クロック周波数を
高く設定すれば、不要周波数成分は低域通過フィルタで
容易に阻止することができ、電圧制御発振器の出力信号
周波数近傍の不要周波数成分はきわめて小さくなる。　
。

実施例 第１図に本発明の第１の実施例における周波数シンセサ
イザ装置の構成図を示す。第１図において、１は電圧制
御発振器、２は可変分周器、３は位相比較器、４は低域
通過フィルタ、５は分周比制御回路、６は分数値レジス
タ、７は位相加算器、８は位相レジスタ、９は整数値レ
ジスタ、１０は分周比設定回路、１１はアドレス指定回
路、１２はメモリである。

可変分周器２は、電圧制御発振器ｌの出力の周波数を分
周比制御回路５から設定された値で分周して出力する。

位相比較器３は可変分周器２の出力と基準周波数の立ち
上がりの位相を比較して位相差を出力する。位相比較器
３の出力は低域通過フィルタ４を介して電圧制御発振器
１′に入力される。電圧制御発振器１の出力は出力信号
として外部に出力されるとともに、可変分周器２に入力
される。

分周比制御回路５は、分数値レジスタ６、位相加算器７
、位相レジスタ８、整数値レジスタ９、分周比設定回路
１０、アドレス指定回路１１、メモリ１２から構成され
る。メモリ１２はＲＯＭである。位相レジスタ８はクロ
ックに同期して値を出力する。

分数値レジスタ６の出力と位相レジスタ８の′出力は位
相加算器７に入力して加算される。位相加算器７の出力
は位相レジスタ８に入力される。位相加算器７がオーバ
ーフローしたときに発生するキャリーと整数値レジスタ
９の出力とメモリ１２の出力は分周比設定回路１０に入
力される。分周比設定回路ｌＯはキャリー加算器１３と
分周比加算器１４とラッチ１５からなる。アドレス指定
回路１１はクロックに同期したカウンタ回路で、メモ音
用２のアドレスを順に指定していく。位相加算器７から
出力されるキャリーとメモリ１２の出力はキャリー加算
器１３に入力して加算され、キャリー加算器１３と整数
値レジスタ９の出力は分周比加算器１４に入力して加算
されてラッチ１５に入力される。ラッチ１５はクロック
の立ち下がりに同期して可変分周器２の分周比を出力す
る。

以上のように構成された第１の実施例の周波数シンセサ
イザ装置において、以下その動作を説明する。以下の説
明では分数値レジスタ６の値をＦ、整数値レジスタ９の
値をＭ、位相加算器７のビット数をｎビットとする。

分数値レジスタ６の値Ｆと位相レジスタ８の値は位相加
算器７に入力されて加算される。位相レジスタ８はクロ
ックに同期して出力を発生するため、位相加算器７の出
力値は１クロツク毎にＦずつ増加する。従って、位相加
算器７からは２詐クロツクの間にＦ回キャリーが発生す
る。

アドレス指定回路１１の出力により、クロックごとにメ
モリ１２に格納された値が順に出力される。

２″クロツクですべてのアドレスの値が読み出される。

この期間の出力の合計値を２″で割った値をＲとすると
、このＲは１クロツクあたりの平均出力値である。メモ
リ１２からは、８以上の値とＲ以下の値がクロック毎に
交互に出力される。キャリー加算器１３は、位相加算器
７からキャリーが発生したときはメモリ１２の出力値に
１を加算し、位相加算器７からキャリーが発生していな
いときはメモリ１２の出力値にＯを加算する。キャリー
加算器１３の出力と整数値レジスタ９の出力は分周比加
算器１４で加算されるため、分周比制御回路５の出力と
しては２１′クロツクの間に、Ｆ回分周比がＭ＋Ｒ＋１
となり、（２”−Ｆ）回分周圧がＭ＋Ｒとなる。これら
を平均すると、 （（Ｍ＋Ｒ＋１）ｘＦ＋　（Ｍ＋Ｒ） Ｘ（２”−Ｆ））／２”　＝Ｍ＋Ｒ＋Ｆ／２”の分周比
が得られる。第２図は分周比の値の変化を示す特性図で
、上記のｎ　＝　３、Ｆ＝１の場合を示す。（ａ）はク
ロック、ら）はメモ１月２がない場合、ＣＣＩ＋はメモ
１月２がある場合を示す。

電圧制御発振器１、可変分周器２、位相比較器３、低域
通過フィルタ４がフィードバックループを形成しており
、可変分周器２の出力と基準信号の位相差が０になるよ
うに働く。従って、電圧制御発振器１の出力信号の基準
信号に対する周波数の比は可変分周器２の分周比となっ
て安定状態になる。安定状態の出力信号の周波数は分周
比に基準信号の周波数を乗じた値となるので、出力信号
の周波数は、結局、基準信号の周波数の１／２’の間隔
で制御される。

また、可変分周器２の分周比がクロック毎に変化するた
めに、位相比較器３の出力はクロック毎に激しく変動す
る。このため、位相比較器３の出力は低周波数成分が小
さくなり、高周波数成分は低域通過フィルタ４で阻止さ
れるため、電圧制御発振器１の出力信号周波数近傍の不
要周波数成分はきわめて小さくなる。

さらにまた、可変分周器２が新しい分周比のデータを読
み込むのは分周出力を出したときであるため、分周比が
変化すれば読み込むタイミングも変動する。クロックに
同期して分周比データを出力すると、あるクロックにお
いて分周比データの欠落や重複を生じる。この第１の実
施例においては、可変分周器２の分周比の設定データを
出力するタイミングを基準信号の位相とばぼｌ／２周期
ずらせることにより、可変分周器２に対して分周比デー
タが欠落したり重複したりするのをなくしている。

以上のように本実施例によれば、メモリ１２を設け、メ
モリ１２から毎クロツク変化する値を出力し、このメモ
リ１２の出力と位相加算器７から発生するキャリーと整
数値レジスタ９の出力を分周比設定回路１０で加算する
。メモリ１２の出力値はクロック毎に変化するため、可
変分周器２の分周比はクロック毎に変化することになる
。分周比が変化すればその時間変化率に対応する周波数
成分が位相比較器３の出力に加わる。よって、分周比の
変化によって位相比較器３の出力に加わる不要周波数成
分はクロック周波数に等しくなる。クロック周波数は低
域通過フィルタ４で容易に阻止することができ、電圧制
御発振器５の出力信号周波数近傍の不要周波数成分をき
わめて小さくできる。また、分周比制御回路５の分周比
データの出力タイミングを基準信号の位相と１／２位相
ずらすことにより、可変分周器２に対して分周比データ
が欠落したり重複したりするのを防ぐことができる。

第３図に本発明の第２の実施例における周波数シンセサ
イザ装置の構成図を示す。第３図は基本的には第１図と
分周比設定回路の構成が異なるだけであるため、同一箇
所には同一の符号を付して説明を省略する。２２はメモ
リであり例えばＲＯＭで構成できる。位相加算器７から
発生するキャリーは、メモリ２２のアドレスの最下位ビ
ットに入力し、残りのビットにアドレス指定回路１１の
出力が入力される。メモリ２２の出力と整数値レジスタ
９の値は分周比加算器１４に入力して加算される。分周
比加算器１４の出力はラッチ１５に入力され、ラッチ１
５はクロックの立ち下がりに同期して可変分周器２の分
周比を出力する。

以上のように構成されたこの第２の実施例の周波数シン
セサイザ装置において、以下その動作を説明する。アド
レス指定回路１１はキャリーがないとき、メモリ２２の
偶数番地をクロックごとに膠番に指定していく。メモリ
２２の偶数番地のデータは１つ大きな奇数番地に格納さ
れるデータよりも１小さい。そのため、位相加算器７か
らキャリーが発生したときは、キャリーがないときより
も１大きい値がメモリ２２から出力される。すなわち、
これは第１の実施例におけるキャリー加算器をメモリ２
２で置き換えた構成であり、動作も第１の実施例と全く
同様となる。従って、第１の実施例で説明した効果をす
べて実現することができる。

以上のように本実施例によれば、メモリ２２を設け、位
相加算器７から発生するキャリーはメモリ２２の最下位
ビットに入力し、残りのビットにアドレス指定回路１１
の出力が入力される。メモリ２２の偶数番地のデータは
１つ大きな奇数番地に格納されるデータよりも１小さい
。そのため、位相加算器７からキャリーが発生したとき
はキャリーがないときよりも１大きい値がメモリ２２か
ら出力される。アドレス指定回路１１はキャリーがない
ときメモリ２２の偶数番地を順に指定していき、メモリ
２はクロック毎に変化する値を出力する。′どれにより
、可変分周器２の分周比はクロック毎に変化することに
なる。分周比が変化すればその時間変化率に対応する周
波数成分が位相比較器３の出力に加わる。よって、分周
比の変化によって、位相比較器３の出力に加わる不要周
波数成分はクロック周波数に等しくなる。クロック周波
数は低域通過フィルタ４で容易に阻止することができ、
電圧制御発振器５の出力信号周波数近傍の不要周波数成
分をきわめて小さくできる。また、分周比制御回路５の
分周比データの出力タイミングを基準信号の位相と１／
２位相ずらすことにより、可変分周器２に対して分周比
データが欠落したり重複したりするのを防ぐことができ
る。

また、可変分周器２の分周比をクロ、りごとに変化させ
るための値と、キャリーを加算したときの値を同一メモ
リに持っているため、キャリーを加算する時間が不用と
なる。

なお、第１及び第２の実施例において、メモリ１２及び
２２はＲＯＭとしたが、外部のＲＯＭから高速のＲＡＭ
にデータを一旦格納してから読み出す構成としてもよい
ことはいうまでもない。

発明の詳細 な説明したように、本発明によれば、出力信号の周波数
間隔を基準信号の周波数の１／２′にすることを可能と
し、引き込み時間を長くすることなく出力信号のスプリ
アスを抑えた周波数シンセサイザ装置を実現することが
でき、その実用的効果はきわめて大きい。

【図面の簡単な説明】

第１図は本発明の第１の実施例における周波数シンセサ
イザ装置の構成図、第２図は本発明の第１の実施例にお
ける周波数シンセサイザ装置の分周比の値の変化の特性
図をキ＃、−＃＃呑＃＃零第３図は本発明の第２の実施
例における周波数シンセサイザ装置の構成図、第４図は
従来の周波数シンセサイザ装置の構成図、第５図は従来
の基準信号の周波数よりも小さな周波数間隔で出力信号
の周波数を制御する周波数シンセサイザ装置の構成図で
ある。 １・・・・・・電圧制御発振器、２・・−・・可変分周
器、３・・・・・・位相比較器、４・・・・・・低域通
過フィルタ、５−・・・・・分周比制御回路、６・・・
・・・分数値レジスタ、７・・・・−・位相加算器、８
・・・・・・位相レジスタ、９・・・・・・整数値レジ
スタ、１０・・・・・・分周比設定回路、１１・−・・
・・アドレス指定回路、１２．２２・・・・・・メモリ
、１３・・・・・・キャリー加算器、１４・・・・・・
分周比加算器、１５・・・・・・ラッチ。 代理人の氏名　弁理士　小鍜治　明　ばか２名第２＠ 第　３　図　　　　　　　　　　　５−分周Ｖヒ利８ｐ
回発／θ−４周１′乙言ｑ定回路 第４図 第５図 ５−分周ｌｌニジ制彷ｅ回路

Claims (3)

【特許請求の範囲】
1. （１）電圧制御発振器と可変分周器と位相比較器と低域
   通過フィルタと分周比制御回路を備え、前記分周比制御
   回路は分数値レジスタと整数値レジスタと位相加算器と
   位相レジスタと分周比設定回路とメモリとアドレス指定
   回路からなり、前記位相レジスタはクロックに同期して
   出力を発生し、前記分数値レジスタの出力と前記位相レ
   ジスタの出力は前記位相加算器に入力して加算され、前
   記位相加算器の出力は前記位相レジスタに入力され、前
   記アドレス指定回路はクロック毎に前記メモリのアドレ
   スを順番に指定していき、前記メモリはクロック毎に、
   ある一定値以上の値と以下の値を交互に出力し、前記位
   相加算器がオーバーフローしたときに発生するキャリー
   と前記整数値レジスタの出力と前記メモリの出力は前記
   分周比設定回路に入力され、前記分周比設定回路は入力
   された値の加算値を出力し、前記分周比設定回路の出力
   は前記可変分周器に接続して分周比を設定し、前記位相
   比較器は前記可変分周器の出力と基準信号の位相差を出
   力し、前記基準信号の周波数は前記クロックの周波数に
   等しく、前記位相比較器の出力は前記低域通過フィルタ
   を通って前記電圧制御発振器に入力され、前記電圧制御
   発振器の出力信号は外部に出力されるとともに一部が前
   記可変分周器に入力して分周されることを特徴とする周
   波数シンセサイザ装置。
2. （２）分周比設定回路はメモリの一部と分周比加算器か
   らなり、前記メモリのアドレスは１ビットの切り替えビ
   ットを有し、前記切り替えビットには位相加算器で発生
   するキャリーが入力され、切り替えビットの値はキャリ
   ーがある場合が１であり、前記切り替えビットが１で示
   されるアドレスのデータは他のアドレスビットの値が等
   しくかつ前記切り替えビットが０で示されるアドレスの
   データよりも１大きく、前記メモリの出力と整数値レジ
   スタの出力は前記分周比加算器に入力して加算され、前
   記分周比加算器の出力は可変分周器に接続して分周比を
   設定することを特徴とする請求項（１）記載の周波数シ
   ンセサイザ装置。
3. （３）分周比設定回路は基準信号の位相よりもほぼ１／
   ２周期遅れたタイミングで出力を発生することを特徴と
   する請求項（１）または請求項（２）記載の周波数シン
   セサイザ装置。