JPH04207647A - 多重アラーム収集回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、多重アラーム収集に関し、特に、アラーム検
出側とアラーム収集側のクロックが同期しない場合の多
重アラーム収集に関する。

従来の技術 従来の多重アラーム収集回路としては、第２図に示すよ
うに、２つのランダムアクセスメモリ（８−１，８−２
）を有、し、それぞれのメモリがアラーム収集の１周期
毎に交互にアラームの収集用メモリと収集したアラーム
の出力とを行っている。入力される多重アラーム信号は
アラーム収集側となっているメモリより読み出されタア
ラーム情報との論理和をとり再度アラーム収集側のメモ
リへ書き込まれる。その間もう一方のメモリは１回前の
アラーム収集期間中に発生したアラーム情報が読み出さ
れる構成となっている。

発明が解決しようとする課題 しかしながら、従来の多重アラーム収集回路は、回路構
成が複雑な上に、２個のランダムアクセスメモリの内容
を交互に読み出す必要があったために、それに対する制
御についても複雑になるなどの欠点がある。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な多重アラーム収集回
路を提供するーことにある。

課題を解決するための手段 上記目的を達成するために、本発明に係る多重アラーム
収集回路は、多重アラーム検出側のクロックとフレーム
去ルスと多重アラーム収集側からのリセットパルスを入
力としランダムアクセスメモリの書き込み信号と書き込
みアドレス信号とｎビット幅のパルスを発生する第１の
パルス発生回路と、多重アラーム収集側のクロックとフ
レームパルスを入力とし前記ランダムアクセスメモリの
読出アドレスを発生する第２のパルス発生回路とを有し
、前記第１のパルス発生回路より出力されるｎビット幅
のパルスとｎビットシフトレジスタの出力との論理積を
とった信号とｎビ・ント多重アラーム入力信号との論理
和を前記ｎビットシフトレジスタの入力とし、前記第１
のパルス発生回路及び前記第２のパルス発生回路の出力
により、前記ランダムアクセスメモリへの前記ｎビット
シフトレジスタ出力の書き込み読出しを制御する構成と
なっている。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明に係る多重アラーム収集回路の一実施例
を示すブロック構成図である。

第１図を参照するに、多重アラーム入力端子１から入力
されるｎビット多重アラーム信号は、通常ｎビットシフ
トレジスタ１４の出力との論理和をとり、再度ｎビット
シフトレジスタ１４Ｉ入力され、１収集期間中に発生し
たアラーム論理和となる。アラーム収集後にアラーム収
集側より入力されるリセットパルス７により第１のパル
ス発生回路９はｎビット幅のパルス及びｎビット幅のパ
ルスの間にｎ個のランダムアクセスメモリ８の書込みパ
ルス、ランダムアクセスメモリ８の書込みアドレス信号
を出力し、ｎビットシフトレジスタ１４の出力をランダ
ムアクセスメモリ８に書き込むと同時に、論理和ゲート
１２へ戻しているｎビットシフトレジスタ１４の出力を
マスクすることにより、先の収集期間中の発生アラーム
をクリアする。ランダムアクセスメモリ８に書き込まれ
たｎビット多重アラーム信号は、アラーム収集側入力端
子５．６からのクロック、フレームパルス入力により第
２のパルス発生回路１０より出力される読出アドレス信
号により多重アラーム書き込み以外のときに収集される
。

発明の詳細 な説明したように、本発明によれば、ｎビット多重アラ
ームの１収集期間中の論理和をとる多重アラーム保持回
路とアラーム収集側へ多重アラーム信号を出力するアラ
ームメモリ部とを別々に持つこと１．また多重アラーム
保持回路をシフトレジスタ、論理和ゲート、論理積ゲー
トにより構成すること、更にアラームメモリ部を１個の
メモリで構成することにより、回路の４略化が図られ、
アラーム読出しの制御も簡略化できるという効果が得ら
れる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図は従来の多重アラーム収集回路のブロック図である。 １・・・多重アラーム入力端子、２・・・多重アラーム
出力端子、３・・・アラーム検出側クロック入力端子、
４・・・アラーム検出側フレームパルス入力端子、５・
・・アラーム収集側クロック入力端子、６・・・アラー
ム収集側フレームパルス入力端子、７・・・リセットパ
ルス、８・・・ランダムアクセスメモリ、８−１．８−
２・・・第１及び第２のランダムアクセスメモリ、９．
９′・・・第１のパルス発生回路、１０．１０′・・・
第２のパルス発生回路、１１・・・ランダムアクセスメ
モリのアドレス切替用セレクタ、１１−１．１１−２・
・・第１及び第２のランダムアクセスメモリのアドレス
切替用セレクタ、１２・・・論理和ゲート、１３・・・
論理積ゲート、１３−＋１３−２・・・第１および第２
の論理積ゲート、１４・・・ｎビットシフトレジスタ、
１５−１．１５−２・・・第１及び第２のランダムアク
セスメモリ出力切替用セレクタ、１６・・・面切替信号
入力端子 特許出願人　　　日本電気株式会社 代　理　人　　　弁理士　熊谷雄太部 ２二タ１アラーム比力端子 ３：アラーム検土間２０、・、り入力端子４：アラーム
検出側フレーム／ｆルス入力遍子５：アクームＶａｔ則
２０ツク入力端仔６：アラーム’Ｉｉ２集脅」フレーム
ノでルス入力Ｊ乎７：リセツトパルス ８：ランダムア２ｔス〆ｔす ９：蔦１のパルス光生回路 １０：第２のパルス発生回路 １１：ランダムアクセス／モリのアにレス【刃替用セレ
クタ１２：論理和ゲート ＋３：論理積ゲート １４：ｎじ゛ットシフトレノスタ 第１図

Claims (1)

【特許請求の範囲】
1. 多重アラーム検出側のクロックとフレームパルスと多重
   アラーム収集側からのリセットパルスを入力としランダ
   ムアクセスメモリの書き込み信号と書き込みアドレス信
   号とｎビット幅のパルスを発生する第１のパルス発生回
   路と、多重アラーム収集側のクロックとフレームパルス
   を入力とし前記ランダムアクセスメモリの読出アドレス
   を発生する第２のパルス発生回路とを有し、前記第１の
   パルス発生回路より出力されるｎビット幅のパルスとｎ
   ビットシフトレジスタの出力との論理積を取った信号と
   ｎビット多重アラーム入力信号との論理和を前記ｎビッ
   トシフトレジスタの入力とし、前記第１のパルス発生回
   路及び前記第２のパルス発生回路の出力により前記ラン
   ダムアクセスメモリへの前記ｎビットレジスタ出力の書
   き込み読出を制御することを特徴とする多重アラーム収
   集回路。